《Xilinx

Xilinx Microblaze使用

space.bilibili.com/208826118参考UtilizingPSmemorytoexecuteMicroblazeapplicationonZynqUltrascale聊一聊如何实现XilinxMicroblazeBootloaderxilinxvivado
三遍猪·2023-01-31 01:51

Xilinx Vitis 2020.1修改工程占用的BRAM内存大小的方法

修改了代码后编译工程，有时会因为BRAM空间不足而编译失败，出现下面的错误提示：'Invoking:MicroBlazegcclinker'mb-gcc-Wl,-T-Wl,../src/lscript.ld-LE:/fpga_projects/test4/microblaze_test/export/microblaze_test/sw/microblaze_test/standalone_dom
巨大八爪鱼·2023-01-31 01:50

【Vivado那些事儿】Vivado介绍

QuickStartCreateProjectOpenProjectOpenExampleProjectBaseMicroBlazeBaseZynqBFTCPU(HDL)CPU(Synthesized)Wavegen(HDL)TasksManageIPOpenHardwareManagerXilinxTclStoreLearningCen
Smart_Devil·2023-01-31 01:49

Xilinx MicroBlaze系列教程（适用于ISE和Vivado开发环境）

本文是XilinxMicroBlaze系列教程的第0篇文章。
whik1194·2023-01-31 01:41

XILINX FPGA K7配置启动流程

1.在配置过程中，7系芯片需要的电压有，Vcco0，Vccaux，Vccbram和Vccint。所有的Jtag配置引脚在一个独立的专用bank上，使用的电源也是专用电源Vcco0。多功能pin在14和15bank。bank0，14和15上的专用输入输出引脚使用Vcco0，Vcco14，Vcco15的LVCMOS电平，电平需要匹配，输出引脚使用12mA，fastslewrate。上电过程中，Vcci
千帆过尽xf·2023-01-30 19:44

基于 UltraScale+ MPSoCs XCZU3CG的双目视觉开发平台

基于UltraScale+MPSoCsXCZU3CG的双目视觉开发平台基于XILINXZynqUltraScale+MPSoCs开发平台的开发板（型号：AXU3CG）2019款正式发布了，为了让您对此开发平台可以快速了解
hexiaoyan827·2023-01-30 07:49

基于zynq7100的OV5640摄像头照相机实验，提供工程源码和技术支持

FATFS配置5.sd卡文件系统FATFS读写测试6.OV5640摄像头显示测试7.OV5640摄像头循环拍照测试8.OV5640摄像头按键拍照测试9.上板调试10.福利领取1.设计架构设计框图如下：采用Xilinx
9527华安·2023-01-24 15:02

xilinx ZYNQ 7000 AXI GPIO

.0AXIGPIO第一部分PS和PL之间的通讯有一个接口称为AXI。AXI总线具体的内容这边不去深究，可以理解为一种特殊协议的通讯方式。AXIGPIO是什么意思？PL是FPGA它可以做成任何你想要的东西，做一个GPIO外设当然是可以的。如上图所示，假设我们用FPGA设计了一个GPIO外设，它可以通过引脚进行电平的输入和输出。这个时候PS端的APU需要使用GPIO，通常就是GPIO的读写操作。这个事
烹小鲜啊·2023-01-24 15:32

xilinx ZYNQ 7000 XADC 片上模拟转数字模块

上图所示，XADC属于PL部分的资源XADC是一种硬逻辑实现，位于PL功率域。PS-xadc接口是PS的一部分，可以被PSAPU访问，而不需要对PL进行编程。PL必须上电才能配置PS-XADC接口、使用PL-jtag或DRP接口以及操作XADC。上面的机构图能够很清楚的表达XADC的互联结构和接口。PS有两个接口可以访问XADC，一个是CPU通过APBARM的高速外设总线访问PS-XADC接口通过
烹小鲜啊·2023-01-24 15:32

Xilinx FPGA电源设计与注意事项

1引言随着半导体和芯片技术的飞速发展，现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源，使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。当采用FPGA进行设计电路时，大多数FPGA对上电的电源排序和上电时间是有要求的，所以电源排序是需要考虑的一个重要的方面。通常情况下，FPGA供应商都规定了电源排序、上电时间的要求。因为一个FPGA所需要的电源轨
明德杨·2023-01-24 15:32

Xilinx ZYNQ 7000 AXI GPIO 读写/中断

打开SDK后，创建官方例程打开官方例程后，会发现这个AXIGPIO设置和PSMIO/EMIO一模一样intmain(void){intStatus;volatileintDelay;/*InitializetheGPIOdriver*/Status=XGpio_Initialize(&Gpio,GPIO_EXAMPLE_DEVICE_ID);if(Status!=XST_SUCCESS){xil_
烹小鲜啊·2023-01-24 15:02

基于Xilinx ZYNQ和7 Serises FPGA的MIPI DPHY 接口实现分享

作者：Hello，Panda这次分享一个在XilinxFPGA实现MIPIDPHY接口的案例（包括CIS协议层）。
_Hello_Panda_·2023-01-24 15:02

XILINX FPGA OV5640 摄像头驱动(一)

影像行业是一个值得深耕的方向，废话不多说先看输入和输出输入是光照，输出是光照的数字信号imagearea：说的是感光矩阵，CMOS图像传感器的最核心部分，接收光照产生电信号的部分。决定了图像质量的好坏矩阵就会行列，就会有行列相关的控制部分。colcmn、romAMP：是一个放大器，放大来自感光矩阵的模拟信号。感光矩阵的信号是模拟的所以也会同比例的放大噪声信号。AMP是一把双刃剑，放大的信号的同时会
烹小鲜啊·2023-01-24 15:01

ZYNQ学习之路15.基于SDSoC的开发环境应用介绍

本节开始学习Xilinx另一个很牛逼的软件工具SDSoC,它到底有多强，在学习使用之前读者还是有必要了解一些该软件的功能以及使用它开发的优势。此文为转载其他新闻/博客内容！
亦梦云烟·2023-01-22 13:13

XAPP1167(v2.0)2013.8.27－Accelerating OpenCV Applications with Zynq-7000 All Programmable SoC翻译

整理自：http://xilinx.eetrend.com/files-eetrend-xilinx/download/201401/6326-10718-xapp1167.pdfAcc
dengshuai_super·2023-01-22 13:41

linux设备树详解

linux系统的设备平台所必须文件，然国内相关技术文档严重不足，本文是国外技术专栏的翻译，原文链接：http://xillybus.com/tutorials/device-tree-zynq-1本教程是针对Xilinx'Zynq
yukonjian·2023-01-20 13:51

Xilinx 7系列FPGA之Spartan-7产品简介

该系列采用TSMC（台积电）的28nmHPL工艺制造，将小尺寸架构的Xilinx7系列FPGA的广泛功能和符合RoHS标准的封装结合在一起，成为7系列家族产品中最优化的连接解决方案。
孤独的单刀·2023-01-19 16:52

Xilinx 7系列FPGA数据手册：概述--中文版

Xilinx®7系列FPGA包括四个FPGA家族，可满足完整范围的系统需求，从低成本、小尺寸、成本敏感、高容量应用到超高端连接带宽、逻辑容量和信号处理能力，适用于最苛刻的高性能应用。
流年過客·2023-01-19 16:51

3，xilinx 7系列FPGA理论篇——7系列FPGA简介

xilinx公司的7系列FPGA根据不同客户的应用需求，分为4个子系列，即Spartan7系列、Artix7系列、Kintex7系列以及Virtex7系列。
fpga_start·2023-01-19 16:21

Xilinx 7系列FPGA之Artix-7产品简介

Xilinx®Artix®-7系列FPGA重新定义了成本敏感型解决方案，功耗比上一
孤独的单刀·2023-01-19 16:20

matlab里hls图像,Vivado HLS学习笔记（四）利用FPGA进行简单的图像处理

参考资料：xilinx大学计划实验平台：ZYBO开发板本次实验要做的是一个基于FPGA的简单图像处理程序，共实现两个功能：1.输出一个灰度图像的直方图。
陆士喜·2023-01-19 09:24

使用Vivado HLS进行图像处理的一些个人总结

二、入门HLS1.如何学习HLS2.如何编写HLS三、用HLS处理图像1.HLS主函数的编写2.testbench编写3.HLS优化总结前言本人本科毕业设计是使用Xilinx公司的HLS对图像进行处理，
Sillicui·2023-01-19 09:23

【更新中21/31】NTIRE 2022 ESR(efficient super-resolution) 方案与结果

ByteESRNJU_JetNEESRXPixelNJUSTESRHiImageTeamrainbowSuperMegSRVMCLTaobaoBilibiliAINKU-ESRNJUSTRESTORARIONTOVBUAlpanxilinxSRcipher
明天一定早睡早起·2023-01-19 07:26

vfifo控制mig_基于OV5640的FPGA-DDR HDMI显示

1.1Xilinx平台DDR3控制器使用这部分主要是使用Vivado中MIGIP核的使用，网上有很多参考例程，这里就不过多描述了，主要说明及使用，详见文末附件。
weixin_39675289·2023-01-17 08:19

FPGA实现UDP传输视频，提供2套verilog工程源码和接收显示上位机程序

，只要有UDP收发模块，那么实现UDP传输就只剩下数据组包的事项了；之前我写过一篇文章介绍过FPGA实现UDP协议的文章FPGA实现UDP协议后来发现有封装了这个代码的UDP协议栈网表文件，然后添加了Xilinx
9527华安·2023-01-17 08:48

【xilinx xfopencv】Vivado_HLS_ov5640_threshold_hdmi（图像二值化）第一部分

文章目录写在前面目的介绍OpenCv二值化函数thresholdXilinxxfopencvthreshold函数otsuthreshold函数工具一、创建项目二、步骤测试threshold函数1.添加示例代码
晚熟的人_杜小杜·2023-01-17 08:46

【xilinx xfopencv】Vivado_HLS_ov5640_rgb2gray_hdmi 第二部分

文章目录写在前面目的工具一、创建项目二、步骤1.添加IP核及路径2.CreateBlockDesign3.添加IP核及配置IP核4.LaunchSDK5.代码6.RunConfigurations7.结果总结写在前面本人是参考赛灵思官方文档、正点原子教程和网上相关内容，所有参考、转载会标明出处，希望文章对大家有所帮助，感谢各位！本文章参考了正点原子《启明星ZYNQ之嵌入式开发指南V1.2.3》。目
晚熟的人_杜小杜·2023-01-17 08:46

【xilinx xfopencv】Vivado_HLS_ov5640_threshold_hdmi（图像二值化）第二部分

写在前面本人是参考赛灵思官方文档核例程、网上相关教程和内容，所有参考、转载会标明出处，希望文章对大家有所帮助，感谢各位！创建项目、添加示例代码和ProjectSettings等操作请参考本人其他文章，链接：https://blog.csdn.net/m0_49474265/article/details/123759085使用到AXI，需要修改xf_headers.h和xf_config_para
晚熟的人_杜小杜·2023-01-17 08:46

【正点原子FPGA连载】第十六章Petalinux设计流程实战摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Linux开发指南

6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第十六章Petalinux设计流程实战PetaLinux工具提供了在Xilinx
正点原子·2023-01-14 09:44

vivado安装双击setup.exe后无响应的问题解决

故障解决通过修改X:\Xilinx_Unified_2020.1_0602_1208\bin\xsetup.bat文件解决。
甲光向日·2023-01-13 22:00

ISE简介及其下载 安装 和谐 与 卸载

一.简介ISE的全称为IntegratedSoftwareEnvironment，即“集成软件环境”，是Xilinx公司的硬件设计工具。
徐晓康的博客·2023-01-13 21:53

linux4.3.2 块设备驱动简析-1

最近比较闲，准备玩玩xilinx的SoC，但又由于预算不够，买不起ZedBoard，所以最后入手了Z-Turn这块板子。
棒子先生·2023-01-13 07:23

DMIPS DMIPS/MHZ

fromhttps://www.xilinx.com/support/documentation/application_notes/xapp507.pdf因为换算架构问题,DMIPS等于DhrystonesperSecond
Ritter_Liu·2023-01-12 18:54

HLS：卷积神经网络LeNet5的实现与测试

Windows10、Vivado2018.2、VivadoHLS与XilinxSDK。2、LeNet5概述。1994年，CNN网络，手写字符识别与分类，确立了CNN结构，适合入门。
Lytain2022·2023-01-12 14:35

文献阅读（4）：手写数字识别

目录一、简介1.题目：2.时间：3.来源：4.简介：5.论文主要贡献：二、相关名词三、相关背景知识1.阵列处理器2.Xilinx四、处理流程概述1.基于可重构阵列处理器的近数据计算结构：2.实现手写数字识别所用的
要努力学习鸭·2023-01-12 08:57

FPGA开发之算法开发System Generator

[原文链接](http://xilinx.eetrend.com/article/8871)由技术编辑archive1于星期三,07/22/2015-15:42发表现在的FPGA算法的实现有下面几种方法
wu_shun_sheng·2023-01-11 08:25

模六十计数器

文章目录前言一、开发环境Verilog语言XilinxISE13.4BASYS2实验板二、设计思路三、Verilog源文件四、测试文件五、波形仿真六、创建时序约束和管脚约束七、生成.bit文件，下载到开发板总结前言
Mr_Stutter·2023-01-08 15:42

什么是FPGA？这次终于弄清楚了 | CSDN创作打卡

在1980年代中期，RossFreeman和他的同事从Zilog购买了该技术，并创建了Xilinx，目标是ASIC仿真和教育市场。同时Altera以类似技术为核心
天神下凡一垂四·2023-01-06 17:19

FPGA并行计算可编程芯片

在1980年代中期，RossFreeman和他的同事从Zilog购买了该技术，并创建了Xilinx，目标是ASIC仿真和教育市场。同时Altera以类似技术为核心成立。
Peter_Gao_·2023-01-06 17:48

ZYNQ简介

ZYNQ简介ZYNQ是赛灵思公司（Xilinx）推出的新一代全可编程片上系统（APSoC），它将处理器的软件可编程性与FPGA的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。
暴风雨中的白杨·2023-01-06 12:41

基于FPGA+USB3.0的UVC Camera实现方案

基于FPGA+USB3.0的UVCCamera实现方案AT7_Xilinx开发板（USB3.0+LVDS）资料共享腾讯链接：https://share.weiyun.com/5GQyKKc1功能框图本实例功能框图如下所示
浩瀚之水_csdn·2023-01-05 23:42

数字IC笔面基础，项目常用IP——双口RAM（简介及Verilog实现）

双口RAM简介及Verilog实现写在前面的话双口RAM简介伪双口RAM框图：（XilinxFPGA）真双口RAM框图：（XilinxFPGA）RAM读写时序图伪双口RAM读写实列简单的双口RAM的Verilog
HFUT90S·2023-01-05 09:06

44_ZYNQ7020开发板Vivado配置FIFO并用Vivao自带逻辑分析仪分析

需要在Xilinx提供的FIFO的IP核实例化一个FIFO，根据读写时序写入和读取FIFO中存储的数据
一米八零的昊哥·2023-01-04 07:13

基于ZYNQ7000的交叉编译工具链Qt+OpenCV+ffmpeg等库支持总结

最近刚刚接触XILINX的ZYNQ板，刚接触没有十天。XILINX定位它为SOC，我也很认同，起码比TI定位MPU为SOC强很多。据说今年TI的最新产品也加入了ZYNQ板。
SIGES·2023-01-03 11:07

linux 交叉编译4.8,【参赛手记】Ubuntu Linux 下OpenCV 2.4.3以及Qt 4.8.3的交叉编译

主机平台(HOST):KUbuntu12.04(HPCQ45308)目标平台(TARGET):嵌入式Linux系统3.x内核(XilinxZEDBoard)由于OpenCV需要进行视频中的运动检测与分割
Maggie姐说·2023-01-02 11:08

基于ZYNQ7000的交叉编译工具链Qt+OpenCV+ffmpeg等库的支持总结

更新的bloghttp://blog.csdn.net/lst227405/article/details/34106151事先说明：本文主要参考的是zhonglq在xilinx上的一篇blog之前已经做好了
应澜lst·2023-01-02 11:30

【正点原子FPGA连载】第六章Petalinux设计流程实战摘自【正点原子】DFZU2EG_4EV MPSoC之嵌入式Linux开发指南

6924508746703）全套实验源码+手册+视频下载地址：http://www.openedv.com/thread-340252-1-1.html第六章Petalinux设计流程实战PetaLinux工具提供了在Xilinx
正点原子·2022-12-31 13:27

TclError: Can‘t find a usable init.tcl in the following directories

https://blog.csdn.net/hahabula1018/article/details/123380781https://support.xilinx.com/s/article/51582
YoungLeelight·2022-12-31 08:24

第十一讲、FPGA开发中xilinx vivado 平台时序分析系列课程-边沿对齐input delay ddr双沿采样时序约束与收敛

我们在使用一些以太网PHY和FPGA接口是RGMII接口是DDR双沿结构，还有ADC芯片也也是DDR双沿采样接口，以及CMOS视频传感器也有很多DDR双沿源同步接口。我们这里以IMX222视频传感器的的DDR为例约束inputddr接口如何进行约束和时序分析以及收敛源同步边缘对齐fpga输入直接模式（输入端不加PLL）这是IMX222手册中DDR接口的时钟和数据的边缘对齐的源同步时序参数，此参数供
尤老师FPGA·2022-12-30 12:32

超棒的免费FPGA时序分析课程--基于xilinx、vivado

超棒的免费FPGA时序分析课程–基于xilinxk7、vivado2018这里分享尤凯文老师在B站上的FPGA时序分析教程，非常不错，免费更新的课程干货满满。
大功率灯泡·2022-12-30 12:01
上一页 17 18 19 20 21 22 23 24 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他