E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
卷积网络verilog
“FPGA+MDIO总线+UART串口=高效读写PHY芯片寄存器！“（含源代码）
本文通过
Verilog
HDL去实现MDIO，但是88E1518芯片对不同页的寄存器读写需要切换页，无法直接访问寄存器，如果通过代码读写某些固定寄存器的话会比较麻烦。
电路_fpga
·
2023-12-24 17:50
fpga开发
「
Verilog
学习笔记」并串转换
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网串并转换操作是非常灵活的操作，核心思想就是移位。
KS〔学IC版〕
·
2023-12-24 17:57
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」序列发生器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesequence_generator(inputclk,inputrst_n
KS〔学IC版〕
·
2023-12-24 17:27
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」自动售卖机
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulesale(inputclk,inputrst_n,inputsel
KS〔学IC版〕
·
2023-12-24 17:25
Verilog学习笔记
学习
笔记
Verilog
多维时序 | MATLAB实CNN-BiGRU-Mutilhead-Attention
卷积网络
结合双向门控循环单元网络融合多头注意力机制多变量时间序列预测
多维时序|MATLAB实现CNN-BiGRU-Mutilhead-Attention
卷积网络
结合双向门控循环单元网络融合多头注意力机制多变量时间序列预测目录多维时序|MATLAB实现CNN-BiGRU-Mutilhead-Attention
机器学习之心
·
2023-12-24 15:10
时序预测
CNN-BiGRU
多变量时间序列预测
卷积网络结合双向门控循环单元
always（*）是什么意思？
在最开始学习
verilog
时，发现别人写的代码中出现了always@（*）的代码，当时也是一脸懵，不知道啥意思，也找不到人询问，网上也很少解答这种简单问题的，所以写下这样一个解答，希望刚学习的小白可以很快的理解它的含义
文华也曾献与你
·
2023-12-24 12:25
fpga开发
verilog
中#是什么意思？#有什么作用？
在使用
verilog
语言进行硬件描述时，你是否也经常用到#这个符号，那么你是否关心过这个符号到底是什么意思呢？它的作用是什么呢？
文华也曾献与你
·
2023-12-24 12:25
fpga开发
YOLOv8改进 | 主干篇 | 利用SENetV1改进网络结构 (ILSVRC冠军得主)
一、本文介绍本文给大家带来的改进机制是SENet（Squeeze-and-ExcitationNetworks）其是一种通过调整
卷积网络
中的通道关系来提升性能的网络结构。
Snu77
·
2023-12-24 09:57
YOLOv8系列专栏
YOLO
人工智能
深度学习
计算机视觉
目标检测
pytorch
python
机器学习之计算机视觉中的深度学习：卷积神经网络介绍
什么是
卷积网络
？
卷积网络
学到了什么东西？接下来我们会用小的数据集来概括图像分类问
辣椒种子
·
2023-12-24 07:22
机器学习
机器学习
深度学习
计算机视觉
ZYNQ之FPGA学习----Vivado功能仿真
Vivado还支持与ModelSim、
Verilog
Compiler
鲁棒最小二乘支持向量机
·
2023-12-23 23:55
一起学ZYNQ
笔记
fpga开发
经验分享
ZYNQ
Vivado
功能仿真
【0基础学会
Verilog
】007.
Verilog
实现类似C语言的循环结构
本文介绍如何使用
Verilog
HDL语言实现类似C语言循环结构，以此为基础进一步向同学们介绍
Verilog
语法1.C语言循环结构求累加和函数1.1待转换的C语言函数–For循环结构求和#include/
richfu72
·
2023-12-23 23:24
0基础学会Verilog
fpga开发
开发语言
【0基础学会
Verilog
】005.
Verilog
语言的选择结构
通过前面的博文我们已经学会如何将一个简单的计算多项式的值C语言函数转换为具有相同功能的
Verilog
模块，并为其编写相应的测试模块，即所谓testbench对其进行仿真，通过对仿真波形的检查可以验证所设计模块的功能是否与
richfu72
·
2023-12-23 23:54
0基础学会Verilog
fpga开发
c语言
c++
算法
【0基础学会
Verilog
】006.
Verilog
语言的多分支选择结构
本篇博文介绍如何将C语言的多分支选择结构转换为
Verilog
硬件模块。我们知道，C语言的选择结构有两种形式，if-else结构和switch-case结构。
richfu72
·
2023-12-23 23:54
0基础学会Verilog
fpga开发
c语言
c++
vivado仿真
Verilog
的代码编写完成了，代码是否正确，需要经过仿真的验证。
AI_vvv
·
2023-12-23 23:53
VIVADO
fpga开发
【0基础学会
Verilog
】004. 学会使用Vivado自带仿真器
编写好实现指定功能的
Verilog
模块后，需要对其进行仿真来验证模块的正确性，这需要用到EDA开发工具的仿真器，我们选择Xilinx公司的Vivado自带的仿真工具进行仿真。
richfu72
·
2023-12-23 23:21
0基础学会Verilog
fpga开发
c语言
【【迭代七次的CORDIC算法-
Verilog
实现】】
迭代七次的CORDIC算法-
Verilog
实现求解正弦余弦函数COEDIC.vmoduleCORDIC#(parameterDATA_WIDTH=4'd8,//wesetdatawidthparameterPIPELINE
ZxsLoves
·
2023-12-23 22:24
Verilog学习系列
算法
fpga开发
【【迭代16次的CORDIC算法-
verilog
实现】】
迭代16次的CORDIC算法-
verilog
实现-32位迭代16次
verilog
代码实现CORDIC.vmodulecordic32#(parameterDATA_WIDTH=8'd32,//wesetdatawidthparameterPIPELINE
ZxsLoves
·
2023-12-23 22:53
Verilog学习系列
算法
fpga开发
Arxiv网络科学论文摘要13篇(2020-09-23)
流网络中弹性和故障扩散的拓扑理论;用于学习图表示的可解释、稳定和可扩展的图
卷积网络
;适应随着时间变化的用户偏好的上下文bandit;评论“具有Glauber动力学的社会平衡网络模型中的相变”;通过多面Rasch
ComplexLY
·
2023-12-23 18:56
在modelsim中查看断言
方法一：单纯的modelsim环境（1）编译
verilog
代码时按照system
verilog
进行编译vlog-svabc.v或者使用通配符编译所有的.v或者.sv文件（vlog-sv*.sv*.v）（
一只迷茫的小狗
·
2023-12-23 13:17
verilog
vivado
Systemverilog
fpga开发
vim常用命令及使用技巧
系列文章目录第一章vim常用命令前言vim编辑器是一种强大的代码coding编辑器，比如对
Verilog
，system
verilog
，c++等，其中有很多使用技巧以及相关插件，如果能很好的掌握这些，可以极大的提高编程效率
love混世_魔王
·
2023-12-23 07:17
vim
编辑器
linux
fpga开发
开发语言
嵌入式硬件
关于时钟模块完备性验证方法第一章
二、System
Verilog
assertion1.利用断言的方式来进行门控的检查2.对上述断言进行解析总结前言随着集成电路的规模越来越大，系统中所需要的时钟系统也越来越复杂，如何保证时钟验证的完备性一直是众多验证工程师追求的目标
love混世_魔王
·
2023-12-23 07:47
fpga开发
单片机
嵌入式硬件
开发语言
前端
「
Verilog
学习笔记」使用握手信号实现跨时钟域数据传输
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduledata_driver(inputclk_a,inputrst_n
KS〔学IC版〕
·
2023-12-22 10:13
Verilog学习笔记
学习
笔记
fpga开发
Verilog
跑马灯实验
3.继续学习
Verilog
HDL语法、掌握跑马灯的设计、熟悉调试过程。
小i青蛙
·
2023-12-22 10:43
数字逻辑
fpga开发
EDA实验-----4*4矩阵键盘模拟音符测试（Quartus II ）
学会用于
Verilog
语言进行程序设计。2、实验仪器设备PC机一台FPGA实验开发系统一套。3、实验原理本实验根据蜂鸣器工作频率不同，从而发出不同的音符的声音。故本实验是将主时钟进
Gretel Tade
·
2023-12-22 02:35
EDA实验
计算机外设
fpga开发
EDA实验
quartus
硬件
EDA实验-----直流电机驱动设计（Quartus II ）
学会用于
Verilog
语言设计直流电机控制电路。二、实验仪器设备PC机一台FPGA实验开发系统一套。三、实验的重点和难点重点：掌握直流电
Gretel Tade
·
2023-12-22 02:04
EDA实验
fpga开发
EDA实验
Quartus
II
硬件
直流电动机
去噪深度
卷积网络
实战扩展（三）——DnCNN网络实战讲解
在近几年深度学习领域，有一类去噪神经网络非常出名，这就是DnCNN网络。英文是：Feed-forwarddenoisingconvolutionalneuralnetworks(DnCNNs)。这个网络强调了residuallearning（残差学习）和batchnormalization（批量标准化）在信号复原中相辅相成的作用，可以在较深的网络的条件下，依然能带来快的收敛和好的性能。这个算法可以
科技州与数据州
·
2023-12-21 07:01
硬件编程语言
于是硬件语言
verilog
和VHDL就出现了，是相对于传统原理图这可以完成上万
HockerF
·
2023-12-20 15:07
pyHDL
fpga开发
[
Verilog
] 设计方法和设计流程
主页：元存储博客文章目录1.设计方法2.设计流程3Vivado软件设计流程总结1.设计方法
Verilog
的设计多采用自上而下的设计方法（top-down）。
元存储
·
2023-12-20 13:34
Verilog
「
Verilog
学习笔记」根据RTL图编写
Verilog
程序
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网观察题目给出的RTL图，主要的器件是两个D触发器，一个与门。D触发器含有异步复位信号，且为低电平有效。
KS〔学IC版〕
·
2023-12-20 12:36
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」游戏机计费程序
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulegame_count(inputrst_n,//异位复位信号，低电平有效
KS〔学IC版〕
·
2023-12-20 12:06
Verilog学习笔记
学习
笔记
Verilog
LAPGAN：Deep Generative/Image Models using a Laplacian Pyramid of Adversarial Networks 使用拉普拉斯金字塔的GAN
作者的方法在拉普拉斯金字塔框架内使用级联
卷积网络
，以粗略到精细的
hyczkg
·
2023-12-19 19:22
GAN
ZOO
QuestaSim里覆盖率的查看
一、创建工程代码链接在文章末尾，我们新建一个工程，将代码添加到工程中，如下所示二、编译设置按住【Ctrl】键，点选中所有的设计文件及
verilog
文件，然后右键点击选择【Compile】->【CompilePrope
飞向星河
·
2023-12-19 16:51
硬件工程
fpga开发
UVM：config_db
uvm_component::get_full_name();2.1.获取component索引信息的其他方法3、config_db的使用3.1传递interface3.2传递变量2.3传递object前言在System
verilog
飞向星河
·
2023-12-19 16:21
数据库
java
数据结构
硬件工程
vscode
blog.csdn.net/weixin_39693437/article/details/112221622代码片段iStyle格式整理https://github.com/0qinghao/istyle-
verilog
-formatter
黄埔数据分析
·
2023-12-19 08:01
fpga开发
「
Verilog
学习笔记」交通灯
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduletriffic_light(inputrst_n,//异位复位信号
KS〔学IC版〕
·
2023-12-19 08:16
Verilog学习笔记
学习
笔记
Verilog
基于visual studio的
verilog
环境搭建
VScode无法自动调用i
verilog
检错问题_vscodei
verilog
-CSDN博客一款轻量级
verilog
HDL开发方案（一）vscode+i
verilog
搭建开发环境-知乎(zhihu.com
周小天..
·
2023-12-18 15:12
visual
studio
ide
计算机视觉（八）：CNN架构
1LeNet-5解析首先我们从一个稍微早一些的
卷积网络
结构LeNet-5，开始的目的是用来识别数字的。从前往后介绍完整的结构组成，并计算相关输入和输出。
GeniusAng丶
·
2023-12-18 09:15
深度学习
计算机视觉
深度学习
计算机视觉
神经网络
卷积神经网络
python
[
Verilog
]
Verilog
操作符与表达式
主页：元存储博客文章目录前言1.操作符2.操作数3表达式总结前言1.操作符图片来源：https://www.runoob.com/
Verilog
语言中使用的操作符包括：算术操作符：加法(+)、减法(-)
元存储
·
2023-12-18 09:09
Verilog
fpga开发
[
Verilog
]
Verilog
数值表示
主页：元存储博客文章目录前言1.整数表示1.1整数数据类型1.2整数转换函数2.负数表示3.实数表示4.逻辑电平表示5.逻辑值表示6.字符表示法7.字符串表示前言
Verilog
中，可以使用多种方式表示数值
元存储
·
2023-12-18 09:39
Verilog
fpga开发
转 [
Verilog
] Quartus II 13.0下载安装和HelloWorld
主页：元存储博客转载自https://blog.csdn.net/qq_38113006/article/details/121569176文章目录总结一、前言QuartusII是Altera的FPGA设计工具，二、安装包下载百度云链接地址：https://pan.baidu.com/s/1VtDVKaiUDgbZI1vICS9jlw提取码：ac9r其他相关资料下载：http://www.core
元存储
·
2023-12-18 09:39
fpga开发
[
Verilog
]
Verilog
数据类型
元存储博客文章目录前言1.bit类型2.reg类型3wire类型4integer类型5real类型6parameter类型7enum类型8array类型9向量类型10time类型11string类型前言在
Verilog
元存储
·
2023-12-18 09:38
fpga开发
Verilog
「
Verilog
学习笔记」流水线乘法器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulemulti_pipe#(parametersize=4)(inputclk
KS〔学IC版〕
·
2023-12-18 08:18
Verilog学习笔记
学习
笔记
Verilog
System
Verilog
语言之约束的技巧和技术
约束的技巧和技术常用的随机函数$random()//平均分布，反回32位有符号的随机数$urandom()//平均分布，返回32位无符号随机数$urandom_range()//在指定范围内的平均分布使用$urandom_range函数initialbeginbit[31:0]data[3];data[0]=$urandom_range(0,10);//0~10data[1]=$urandom_r
芯芯之火，可以燎原
·
2023-12-18 05:54
SystemVerilog语言
开发语言
硬件工程
TMDS算法原理及
Verilog
HDL实现（附带源代码及仿真激励文件）
1、TMDS编码规则 TMDS是最小化差分传输的简称，实际上就是一种编码规则，主要是适用于HDMI接口、DVI接口的视频图像编码。TMDS编码规则是将8比特的像素数据转换成10比特数据，这10比特数据的前8比特是由原始8位像素数据通过异或运算或者同或运算得到，如果前8比特采用同或运算得到，那么第9比特为0，如果前8比特数据是由原始8比特像素数据通过异或运算得到，那么第9比特为1。 第10比特是
电路_fpga
·
2023-12-18 00:21
FPGA
算法
通过按键消抖讲解可综合for循环
Verilog
HDL的for循环与其余语言的for循环含义完全不一样，
Verilog
HDL的for循环一般都是为了简化书写而存在的，下面以一个按键消抖的模块进行说明，其实按键消抖并且检测按键是否被按下的原理很简单
电路_fpga
·
2023-12-18 00:51
FPGA
fpga开发
verilog
verilog
基本语法-case语句-译码电路，编码电路，选择器电路
本节通过基本的
verilog
语句来测试这些电路的构造原理。使用case
q511951451
·
2023-12-18 00:20
fpga开发
verilog基本语法
译码器
编码器
选择器
「
Verilog
学习笔记」可置位计数器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecount_module(inputclk,inputrst_n
KS〔学IC版〕
·
2023-12-17 15:04
Verilog学习笔记
学习
笔记
Verilog
[
Verilog
]
Verilog
基本格式和语法
主页：元存储博客全文3000字文章目录1.声明格式1.1模块声明1.2输入输出声明1.3内部信号声明1.4内部逻辑声明1.5连接声明1.6数据类型声明1.7运算符和表达式1.8控制结构2.书写格式2.1大小写2.2换行2.3语句结束符2.4注释2.5标识符2.6关键字1.声明格式1.1模块声明modulemodule_name(input_list,output_list);//模块内部的代码en
元存储
·
2023-12-17 09:29
fpga开发
Verilog
「
Verilog
学习笔记」 Johnson Counter
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleJC_counter(inputclk,inputrst_n,outputreg
KS〔学IC版〕
·
2023-12-17 09:27
Verilog学习笔记
学习
笔记
Verilog
课设：FPGA音频均衡器
verilog
设计及仿真 加报告
FPGA音频均衡器：将音频处理发挥到极致引言：随着音频技术的不断进步和音乐产业的飞速发展，人们对于音质的要求越来越高。而FPGA音频均衡器作为一种集数字信号处理与硬件加速技术于一体的创新解决方案，为音频处理带来了全新的可能性。本文将介绍什么是FPGA音频均衡器，以及它在音频领域的重要作用。什么是FPGA音频均衡器？FPGA（Field-ProgrammableGateArray）音频均衡器是一种基
QQ_778132974
·
2023-12-17 09:25
D1：verilog设计
fpga开发
音视频
上一页
10
11
12
13
14
15
16
17
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他