模块设计第24页

易用性测试

5.1页面框架内容序号模块设计规范测试结果备注1页面展现(所有页面)自适应1024*768、1280*800两种分辨率。界面层次不超过3层。默认窗口设置下，不应出现水平、垂直滚动条。

ziyun_xiaoyan·2020-08-17 17:39

一次完整的软件工程课程设计

非功能需求2.2.1可靠性需求2.2.2安全性需求2.2.3开发性需求2.2.4性能需求2.3数据库概念结构设计2.3.1数据实体描述及E-R图2.3.2数据库概念模型3总体设计3.1系统架构设计3.2功能模块设计

sabot_v·2020-08-17 14:28

编译原理之代码生成

1.程序移植性和编译器模块设计的关系之所以将编译原理分成这种多阶段多模块的组织形式，本质的考虑其实只有两个方面：一、代码复用：尽可能在不增加程序员工作量的前提下，增加应用程

墨篙和小奶猫·2020-08-17 06:36

权限管理模块设计--知识点

我们比较常见的就是基于角色的访问控制，用户通过角色与权限进行关联。简单地说，一个用户拥有多个角色，一个角色拥有多个权限。这样，就构造成“用户-角色-权限”的授权模型。在这种模型中，用户与角色之间、角色与权限之间，通常都是多对多的关系。如下图：基于这个，得先了解角色到底是什么？我们可以理解它为一定数量的权限的集合，是一个权限的载体。例如：一个论坛的“管理员”、“版主”，它们都是角色。但是所能做的事情

qq_25889465·2020-08-17 01:17

关于jquery的多选框获取值和状态回显

最近开发一个新功能模块设计到状态多选框的勾选及查询后状态的回显保留。

其实沃长得不高·2020-08-16 20:40

i2c slave 模块设计

目录简介结构图iic_slave.vsync.vwr_fsm.vram.v必看简介首先就不啰嗦iic协议了，网上有不少资料都是叙述此协议的。下面将是我本次设计的一些局部设计汇总，如果对读者有借鉴意义那最好，如果没有的话也无所谓，互相交流而已。（这是我早期的版本，注释比较少，代码编写比较混乱，读者自便）希望读者发现问题可在下方留言，我会及时回答或者修改。下面将会以图片为主。结构图结构图master结

贾多宝·2020-08-16 18:49

实现一个Web版的类Metasploit的攻击框架

（1）攻击模块设计该攻击模块采用命令行模式，设计功能示意图如下：（a）指定exp名称攻击：l全域名扫描即针对现有的域名全部进行攻击。

隐形人真忙·2020-08-16 15:07

计算机组成原理｜实现R型指令的CPU设计实验

掌握指令流和数据流的控制方法（2）掌握完整的单周期CPU顶层模块的设计方法（3）实现MISPR型指令的功能实验要求：（1）在实验三~六的基础上，编写一个CPU模块，实现实验八指定的R型指令（2）编写一个实验验证的顶层模块模块设计说明模块

无限遐想计划·2020-08-16 08:13

基于FPGA的局部自适应分割

目录局部自适应阈值分割原理算法转换FPGA结构设计子模块设计窗口缓存模块win_buf数据累加模块add_tree均值滤波模块设计福利局部自适应阈值分割原理全局阈值分割算法简单，对于双峰直方图图像有很好的分割效果

春哥笔记·2020-08-16 06:14

【工程源码】基于FPGA的8位十进制数字频率计实现

测量范围10Hz-50Mhz，通过8数数码管显示；数字频率计的原理很简单，就是计算每秒钟内待测信号的脉冲个数，按照分模块设计的思想，分为：计数模块，数码管显示模块，控制信号模块，因为系统还需要高电平为1s

zgmxs·2020-08-16 04:45

作业3 DDS模块设计

作业要求在FPGA上设计一个DDS模块，在DE0开发板上运行，在FPGA芯片内部合成出数字波形即可。不用输出模拟信号，本模块满足以下条件使用板载晶振的50MHz时钟，合成以下频率的信号1、500KHz正弦波信号。2、1MHz正弦波信号。3、3MHz正弦波信号。频率字字长32位，波表ROM尺寸为10比特地址，1024个word波形格式为2补码格式，12比特量化每个CLK输出一个有效样点。输入信号为频

xiu52t·2020-08-16 04:49

单端口rom

1023存入rom，并读出设计架构地址从0-1023需要10位，数据同样如此代码设计verrilog代码设计1.创建mif文件，数据最大为1024，数据位宽10位，存储深度为10242.创建romip核顶层模块设计

xxgyh·2020-08-16 03:06

VGA控制的verilog模块设计

VGA接口是一种最常见的显示屏接口，其时序与控制都比较简单。1.VGA接口VGA只需要三个接口：R：红色深度值G：绿色深度值B：黄色深度值HS：行同步VS：场同步下图是zynq7000开发板上的VGA接口原理图。2.VGA时序显示器的逐行扫描方式如下图所示，由屏幕左上方出发逐行向右下方扫描。扫描一行的频率为行频率，扫完一帧的频率为场频率。屏幕的自我刷新频率即场频率，常见为60Hz，行频为31.5K

weixin_30486037·2020-08-16 02:06

Maven 多模块设计带来的好处

Maven多模块设计带来的好处原文:查看原文.单模块设计假设有这样一个项目，很常见的JavaWeb应用。在这个应用中，我们分了几层：Dao层负责数据库交互，封装了Hibernate交互的类。

空闲001·2020-08-16 02:11

SDRAM模块设计

SDRAM具有高速、大容量等优点，是一种具有同步接口的高速动态随机存储器。它的同步接口和内部流水线结构允许存储外部高速数据，数据传输速度可以和ARM的时钟频率同步，在ARM系统中主要用作程序的运行空间、数据及堆栈区。SDRAM可以分为两个单元块，数据可以在两个单元块之间交叉存取。即当一个比特的数据在一个单元块中被存取的时候，另一个比特的数据可以在另外一个单元块中做好准备。所以SDRAM的数据传输速

t_larry·2020-08-16 01:58

基于串口控制SDRAM的读写操作

文章目录1.项目要求功能要求：2外设选取3外设如何实现功能（数据手册）串口：实现发送、接收数据功能分析时钟分析通信速率分析SDRAM：读写数据功能功能分析多时序冲突（引入仲裁模块）时钟选取通信速率4.接口模块设计接口模块根据功能是否需要继续划分接口是否涉及寄存器配置

qq_41776667·2020-08-16 01:52

elasticsearch插件开发--概述

es本身基于模块设计，同时支持插件定制，当现有的功能和插件无法满足需求的时候，我们可以基于es的插件框架和接口，实现自己的插件，完成功能。

P_Chou水冗·2020-08-16 01:36

非阻塞网络编程实例讲解

一、概述acl库的C库(lib_acl)的aio模块设计了完整的非阻塞异步IO通信过程，在acl的C++库(lib_acl_cpp)中封装并增强了异步通信的功能，本文主要描述了aclC++库之非阻塞IO

iteye_18264·2020-08-15 23:22

Verilog HDL 学习笔记1-data type

截止到目前，算是完成了4096点FFT的模块设计（仅仅modelsim仿真通过）。通过两个月的学习，对VerilogHDL有了新的认识。学习贵在总结，遂将心得体会记录！

badao88888888·2020-08-15 22:58

基于FPGA的SDRAM控制器设计（3）

基于FPGA的SDRAM读写模块设计SDRAM工作状态转移图SDRAM写时序图SDRAM的读时序图SDRAM写模块状态机SDRAM的读写操作代码SDRAM读写测试模块SDRAM仿真测试参考文献总结SDRAM

朽月·2020-08-15 21:43

基于百度云的人脸识别打卡系统设计

功能设计1.管理员用户模块设计，即可对打卡记录进行可视化增删改查操作2.普通用户模块，只可查看自己

weixin_45817855·2020-08-15 21:51

SDRAM控制器设计

项目名称SDRAM控制器设计具体要求给sdram存入100个数据并读出设计说明模块设计端口设计及端口说明并包含参数文件modulesdram_ctrl(clk,rst_n,wr,rd,caddr,raddr

xxgyh·2020-08-15 21:15

FPGA之fifo设计

FPGA之手撕fifo（含设计代码和仿真）本文回答以下几个问题：1：fifo的读空和写满信号如何给出2：fifo的写控制模块设计3：fifo的读控制模块设计4：双口RAM使用5：顶层文件6：仿真文件编写

MTIS·2020-08-15 20:40

FPGA之SDRAM控制器设计（四）

FPGA之SDRAM控制器设计（四）：读模块设计：下面是带有自动预充电的读时序图。

MTIS·2020-08-15 20:23

串口完整项目之串口收发字符串

上一篇博文中详细设计了串口发送模块，串口接收模块设计思想基本相同，只不过将总线的下降沿作为数据接收的开始条件。需要注意有两点：其一，串口接收中读取每一位bit数据时，最好在每一位的中间

weixin_34291004·2020-08-15 11:33

4G工业路由器、双卡双模工业无线路由器功能大全

双卡双模，双运营网络互为备份，保障数据实时传输不间断4G工业路由器TR341采用双模块设计，支持双卡双网同时在线。

计讯物联·2020-08-15 04:03

【数字系统】基于VHDL语言设计电子时钟（Quartus II开发）

二、模块设计按键消抖模块、时钟分频模块、置数模块、秒分时计数模块、蜂鸣器模块、数码管输出模块。实现的功能：按键消抖、用户置数、时分秒计时显示、整点报时（n点钟n次）。

DwD-·2020-08-14 21:32

视频监控开发

上页下页家庭视频监控系统（13）qzone1.6视频监控模块设计1.6.1视频监控模块概述家庭视频监控系统的主要功能就是视频监控，视频监控模块主要用来监控某一区域的日常变化情况，用户还可以通过云台控制和方向控制两大功能监控其他区域的日常变化情况

zhongxiaobing·2020-08-14 13:45

服务网关---基于Nginx+lua+Redis的IP校验模块设计

一：IP校验功能点1：只有被添加白名单的客户端才能调用，否则返回4032：容错机制，如果Redis宕机等异常，IP校验失效，所有客户端请求放行。3：动态添加白名单，增加nginx缓存，60s生效。二：设计思路1：在Reids中把白名单IP添加到set中存储，Nginx把其加载到内存中，每隔60s刷新一次。2：获取客户端请求IP，在Nginx内存中读取白名单IP清单，如果不存在，即拦截请求返回403

八二零·2020-08-14 11:35

棋类游戏的智能模块设计――浅谈人工智能

摘要：本文简单的介绍了计算机博弈算法。计算机博弈在某种形式上属于人工智能，而本文只介绍一下其中的一种简单形式——零和博弈，并给出了一个实例――黑白棋。关键字：搜索，估值，剪枝，Alpha-Beta，零和博弈引言随着计算机处理速度的飞速提高，人们很早就提出了疑问：计算机是否会超越人类？世界国际象棋大师已被计算机打败，计算机已经超过了人类？看完本文，相信你会对计算机棋手的智能有所了解。概念什么是博弈？

NowCan·2020-08-14 06:01

Cocos Creator 3D 物理模块介绍

另外，我们还对物理模块设计了一套抽象层，这是物理组件能够发挥其功能的底层支持，也是我们为多物理后端打下的基础。

Creator星球·2020-08-14 02:51

拍卖系统模块设计方案

拍卖系统模块设计方案——张安春一、用户使用模块：用户可以参与买卖，信用评价，参加虚拟社区。

quailzhang·2020-08-14 02:24

UART异步串行接口模块设计

电子工业协会(EIA，ElectronicIndustryAssociation)推荐的RS-232-c标准，是一种常用的串行数据传输总线标准。UART(通用异步收发器/串口/RS-232)，早期它被应用于计算机与终端通过电话线和MODEM进行远距离的数据传输，随着计算机和微控制器的发展，近距离也采用该通信方式。在ARM嵌入式系统中，UART串口与USB、网口常用于系统的调试。1实例说明目前UAR

weixin_34261739·2020-08-14 01:03

uCOS-II的嵌入式串口通信模块设计

在嵌入式应用中，使用RTOS的主要原因是为了提高系统的可靠性，其次是提高开发效率、缩短开发周期。uCOS-II是一个占先式实时多任务内核，使用对象是嵌入式系统，对源代码适当裁减，很容易移植到8~32位不同框架的微处理器上。但uCOS-II仅是一个实时内核，它不像其他实时操作系统(如嵌入式Linux)那样提供给用户一些API函数接口。在uCOS-II实时内核下，对外设的访问接口没有统一完善，有很多工

seven-soft·2020-08-14 01:53

基于AHB总线的sram控制器设计

目录AHB-SRAMC介绍具体模块设计ahb_slave_if信号描述Verilog实现sram_core信号描述verilog实现AHB-SRAMC介绍SRAM在整个系统中作为缓存，SRAM控制器实现

zgezi·2020-08-14 00:34

springboot客户关系管理系统 CRM 记录一次开发过程

介绍隔壁公司项目做不完吧CRM外包给我们公司做特此在此带领大家梳理客户关系管理系统从需求分析到落地的实现过程做一次深入的软件开发分享开发技术springbootmybatismysqlecharts数据库设计模块设计这一块是创新点

qq_34378776·2020-08-12 17:22

导出Excel通用模块设计(修订版)

/***导出Excel文件**@paramtitle*String导出文件的名字*@paramt_headList*List表头信息表头名字——*fieldname,字段名字——field,对齐方式——align,值left,right；*字段类型——fieldtype,值2-NUMERIC，12—VARCHAR，91—DATE，,数据参数——pattern*宽度——width*@paramdat

ll3231·2020-08-12 17:24

第二章：大数据文件系统之HDFS-CSDN就业班-专题视频课程

Cache)4.HDFS快照(Snapshot)5.HDFS命令行操作6.HDFS的JavaAPI编程7.HDFSWebHDFSAPI编程实践8.HDFS企业级项目实战：某企业微博数据分析平台数据存储模块设计与实现课程收益了解

csdn特训营·2020-08-12 13:02

Software Testing - UI自动化测试设计规范

请点击http://www.captainbed.net总体规则所有模块设计均遵循POM（PageObjectModel）结构，从上到下大体分为三层：用例层：编写测试用例代码的地方，调用业务逻辑层。

>=NER=<·2020-08-12 11:00

ccpuid：CPUID信息模块。范例：显示所有的CPUID信息

一、模块设计最初方案是想将所有功能全部放在一个

zyl910·2020-08-12 01:06

7天内完成基础USB开发(2)——Pionway SDK简介

PionwayAPI简介：专门为PionwayFPGA模块设计的

PIONWAY-TT·2020-08-12 01:35

【案例分享】中兴“大米链”成功实践，指旺金科区块链再次落地开花！

指旺金科作为区块链技术方案提供方，提供了架构搭建、接口设计、功能模块设计、系统测试等复杂工作。该项目的顺利完成不仅标志着我国食品溯源技术又取得了新的突破，对

区块链铅笔·2020-08-11 20:22

UART串口发送模块设计(学习记录)

send_en:发送使能信号data_byte：待发送字符串baud_set:波特率设置rs232_tx:发送信号线tx_done:发送结束标志uart_state:模块状态空闲为0，工作为1照图施工，按照一直模块，编写各模块代码。moduleuart_tybe_tx(Clk,Rst_n,data_byte,send_en,buad_set,Rs232_Tx,Tx_done,uart_state)

佐鮞·2020-08-11 14:04

verilog语言RS232串口发送模块设计——采集ps2键盘数据在串口调试工具显示

关于rs232串口的协议和接口已经在《verilog语言RS232串口接收模块设计》这篇博客中有讲述：http://blog.csdn.net/baijingdong/article/details/20460019

baijingdong·2020-08-11 11:58

神经网络设计各模块设计

图像标准化tf.image.per_image_standardization(image)这个操作计算(x-mean)/adjusted_stddev，其中mean是图像中所有值的平均值，以及adjusted_stddev=max(stddev,1.0/sqrt(image.NumElements()))。stddev是image中所有值的标准偏差。处理统一图像时，它被限制为零，以防止除以0。返

lvedng^_^·2020-08-11 03:13

电商后台设计

《电商后台设计》主要讲解电商后台功能模块设计以及内部逻辑，每个模块涵盖需求收集、功能设计、数据分析。

Jack#Liu·2020-08-11 03:19

32.Node.js中的常用工具类util

www.runoob.com/nodejs/nodejs-module-system.htmlutil是一个Node.js核心模块，提供常用函数的集合，用于弥补JavaScript的功能的不足，util模块设计的主要目的是为了满足

weixin_33695450·2020-08-10 23:44

[嵌入式开发模块]环形缓冲区/循环队列C语言面向对象实现(一)Buffer类介绍及使用示例

文章目录前言缓冲区介绍模块类图模块设计思路简介编程约定示例程序前言学习完《Test-DrivenDevelopmentforEmbeddedC》后对C语言中的面向对象开发又多了一层理解，过两天可能专门出个博客来说说新的理解

夏日白云·2020-08-10 17:20

移动GIS原理与开发——框架、算法与实战目录

网格索引3)四叉树索引4)R树索引5)Hilbert排序三、空间数据组织1)Geometry几何对象2)空间数据组织——以Shapefile为例3)海量数据的组织与读取四、GIS面向对象设计1)GIS模块设计五

creable·2020-08-10 15:36

Unity：装备的总体设计

遇到的问题和解决方法七、附录（代码实现）一、人员分工装备组人员：3人分工：1.系统分析项目创建公共类设计2.系统目标编码规范运行环境数据库与数据表设计3.人员分工开发问题及解决系统功能结构业务流程图UML类图模块设计二

Mozhimoyi·2020-08-10 14:37

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