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法器
学习 Python 源码(五) 解析器
因此让我们自己来学习吧.大致上来讲, Python语言执行程序的过程分为几个步骤: 1.从文件或控制台获取输入,在词
法器
(lexer)中分解为一个一个的符号(token)
刘军兴
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2016-01-04 14:00
Python CGI编写web程序-加
法器
CGI是运行在服务器上的程序,提供客户端HTML页面的接口,它的全称是CommonGatewayInterface(通用网关接口)缺点及改进:每次的CGI请求都要生成程序的副本来运行FastCGI-先编译mod_perl-将解释器作为模块集成在web服务器中使用C等编译语言模板引擎jkxy.pyform_type="GET"和form_type="POST"对应于get和post请求def sta
jethai
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2015-12-22 14:29
python
cgi编程
二零一五
1闲着无事1.1FPGA[组成原理][D-V]my_first_fpga抽象[微处理器处理实时处理]•简VerilogHDL•简[D-VI]my_second_fpga(1位加
法器
VerilogHDL抽象级别
misskissC
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2015-12-21 21:00
春晖-红尘
JavaScript程序设计之JS调试
本文主要通过一个加
法器
,介绍JS如何调试。先上代码:效果:test.html:计算器计算器+=计算demo.js/***Createdbyyanzion15/12/8.
yanzi1225627
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2015-12-09 10:38
荐号 l 美人永远有颗年轻的心
每一个走在时尚前沿的女神手边怎能没有“
法器
”加持小妖精们层出不穷想要美美美必然是要有点心机天资不够拿命凑?用不着啊……私下里多多补课就是啦!
IAMINRED口红控
·
2015-12-09 00:00
网易前端微专业,JavaScript程序设计:JS调试
本节主要通过一个加
法器
,介绍JS如何调试。
yanzi1225627
·
2015-12-08 00:00
网易前端云课堂,JavaScript程序设计:JS调试
本节主要通过一个加
法器
,介绍JS如何调试。
yanzi1225627
·
2015-12-08 00:00
前端
网易
课堂
皇阿玛转行做“活佛”?别逗了
视频中,张铁林被法王“白玛奥色”赐予法号、法衣、
法器
等物品,并受献曼扎、莲师像、经书等。
中国之声
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2015-11-30 00:00
形成20位存储单元的物理地址
cpu访问存储单元的20位物理地址,两个有16位地址合成的段寄存器提供16位段基值+0000,形成20位段基址EUIP提供的16位偏移量上述两者经由地址加
法器
,得到20位物理地址
liuyuzhu111
·
2015-11-23 15:00
存储
计算机硬件结构
深入一点来说,计算机由运算器(数学运算器、加
法器
、逻辑运算器)、控制器(与运算器一起被称为CPU
gtssoul
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2015-11-17 17:24
程序
控制器
显示器
计算机硬件
储存器
a+b(高精度)
题目1198:a+b时间限制:1秒内存限制:32兆题目描述:实现一个加
法器
,使其能够输出a+b的值。输入:输入包括两个数a和b,其中a和b的位数不超过1000位。
itismelzp
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2015-11-17 10:00
九度OJ
A+B
高精度整数
booth乘
法器
实验
booth乘
法器
实验在计算两个补码相乘时,可以通过Booth算法来实现定点补码一位乘的功能。
passtheworld
·
2015-11-15 17:25
vhdl
补码加减
法器
一.实验原理1.补码的加法运算补码的加法运算法则如下:[X+Y]补=[X]补+[Y]补该式表明,两个有符号数相加的补码可以通过先分别对两个数求补码,然后相加得到。在采用补码形式表示时,进行加法运算时可以把符号位和数值位一起进行运算(若符号位有进位,则溢出不管),结果为两数之和的补码形式。2.补码的减法运算补码的减法运算法则如下:[X-Y]补=[X]补-[Y]补=[X]补+[-Y]补该公式表明,求两
passtheworld
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2015-11-14 21:16
vhdl
2000年全国研究生EDA竞赛上机试题
设计一加
法器
阵列,完成下列复数运算功能,其中R为数据的实部,1为数据的虚部。
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2015-11-13 20:37
试题
QT 信号与槽 QT简单加
法器
的实现
信号与槽 背景: 面向过程 模块之间低耦合设计(高内聚)。 函数调用:
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2015-11-13 14:31
qt
基本组合逻辑电路练习
· 译码器/数据分配器 · 数据选择器 · 数值比较器 · 算术运算电路(加
法器
·
2015-11-13 08:10
组合
FPGA经典模块(1)——分频器
分频的方法很多最常见的就是利用加
法器
对时钟信号进行分频,当然也可以利用一些专用的电路结构来实现。
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2015-11-13 06:23
FPGA
一步步学习汇编系列(笔记五)
段寄存器 我们前面讲到,8086CPU在访问内存时要由相关部件提供内存单元的段地址和偏移地址,送入地址加
法器
合成物理地址。这里,需要看一下,是什么部件提供段地址。
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2015-11-13 02:25
学习
乘
法器
设计实验
假设芯片在200MHZ的条件下ain和bin均为OXFFFF时需要16个时钟周期才能够得到乘法结果,那么芯片在200MHZ的条件下的数据吞吐量就为:200MHZ/16=12.5HMZ IO接口定义如下: clk input &nb
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2015-11-12 21:21
设计
FPGA 设计怎样进行面积优化(逻辑资源占用量优化)
2 对于控制逻辑小于共享逻辑时,控制逻辑资源能够用来复用,比如FIR滤波器的实现过程中,乘
法器
是一个共享的资源,我们能够通过控制资源实现状态机,从而复用乘
法器
,当然这样也牺牲了面积。
·
2015-11-12 17:11
FPGA
除
法器
设计
基于FSMD的除
法器
设计 在http://www.cnblogs.com/qiweiwang/archive/2011/04/13/2014502.html中已经有了一篇除
法器
的设计实例,本文对该除
法器
修改如下
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2015-11-12 13:11
设计
乘
法器
的Verilog HDL实现
串行乘
法器
两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。
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2015-11-12 09:04
Verilog
超前进位加
法器
在实时信号处理中,常常要用到多位数字量的加法运算,但串行加
法器
速度较慢,超前进位加
法器
则能满足要求,且结构并不复杂。
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2015-11-12 09:03
iOS_1_加
法器
: BeyondViewController.h // // BeyondViewController.h // 01_calc // // Created by beyond on 14-7-20. // Copyright (c) 2014 com.beyond. All rights reserved. // #import <UIKit/UIKi
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2015-11-11 15:21
ios
单极型ADC如何测量负电压?
最常用的方法是使用一个运放做成加
法器
将负电压抬到0V以上,如果这样的输出超过了最大输出电压那么再使用比例衰减就可以办到了。
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2015-11-11 11:20
ad
迷宫算法
3333.3333 + 1 = 1 0000 = 4^4 八方格迷宫就是八进制数字从0到7777 7777.而 7777 7777 + 1 = 1 0000 0000 = 8^8 这么来说,一个加
法器
就可以解决迷宫了
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2015-11-11 10:28
算法
频谱仪设计方案暂记
基本要求:1mV~5V,100kHz~100MHz 一、频谱变换方案讨论 (1)采用乘
法器
一级下变频,优点:电路简单,操作简单,缺点:存在镜像分量,只有当RF信号大于一半信号频谱时,
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2015-11-11 10:31
设计
这两天阅读频谱仪与锁相放大器资料小结
基本原理基于这个公式: sin(w0*t+m)*sin(w1*t) = {cos[(w0-w1)*t+m]+cos[(w0+w1)t+m]}/2 上式用模拟乘
法器
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2015-11-11 10:30
小结
32位先行进位加
法器
的实现
一、总体设计: 1.电子计算机是由具有各种逻辑功能的逻辑部件组成的,加
法器
就属于其中的组合逻辑电路。
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2015-11-11 09:02
实现
VHDL学习之TEXTIO在仿真中的应用
本文介绍TEXTIO 程序包,以一个加
法器
实例说明TEXTIO 的使用方法,最后使用ModelSim 对设计进行仿真,并分析仿真结果。
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2015-11-11 06:26
text
组建一台计算机2_硬件2 多位加
法器
前言: 放假有一周的时间,到家也有四五天的时间了,这几天把《code》好好的看了一遍。尽管之前也有草草翻过,但是把时候我就曾告诉自己,无论如何都是要把书中的这些东西都实现一遍的。于是说干就干,这几天基本上就在搞这些东西了。这些学习成果要感谢余富帅给我传的软件以及一些推荐。 =============================================================
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2015-11-11 05:34
计算机
组建一台计算机1_硬件1 单位加
法器
前言: 放假有一周的时间,到家也有四五天的时间了,这几天把《code》好好的看了一遍。尽管之前也有草草翻过,但是把时候我就曾告诉自己,无论如何都是要把书中的这些东西都实现一遍的。于是说干就干,这几天基本上就在搞这些东西了。这些学习成果要感谢余富帅给我传的软件以及一些推荐。 =============================================================
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2015-11-11 05:33
计算机
九度OJ1198 a+b 【高精度整数】
pid=1198 题目描述: 实现一个加
法器
,使其能够输出a+b的值。
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2015-11-10 21:35
精度
【原创】DE2实验解答—lab09 (Quartus II)(Verilog HDL)(Digital Logic)
加
法器
或减
法器
的执行过程:首先通
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2015-11-09 13:29
Verilog
【笔记】超前进位加
法器
的进位递推公式的推导(Digital Logic)
Introduction 讲数字逻辑的书经常会讲加
法器
,其中就有超前进位全加器。但它到底是怎么超前进位的,其推导过程很多书都略了。故总结如下。
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2015-11-09 13:09
git
【原创】DE2实验练习解答—lab6 Adders,Subtractors,and Multipliers [Veriglog] [Digital logic]
Part I 8-bit的加
法器
要求: 支持有符号的数的2的补码的形式; 带溢出信号,当结果不对时,溢出为1; 代码part1.v
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2015-11-09 13:56
Trac
【翻译】在Verilog设计中使用参数化模块库(Quartus II)(Verilog)
范例电路 参数化模块库 使用LPM的扩展电路(Arguemented Circuit) 扩展设计的结果 实际设计中经常包含通用的电路块,比如:加
法器
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2015-11-09 13:53
Verilog
全数字FM接收机 --(1)结构
2结构 该接收机由一个PLL加一个低通滤波器组成,结构如Fig1: 2.1鉴相器 鉴相器输出输入信号和NCO的相位差,这个模块使用了一个乘
法器
。
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2015-11-08 11:58
数字
电路相关知识--读<<继电器是如何成为CPU的>>
3 加
法器
怎么由基本逻辑门实现的? 4 触发器是什么? 5 R-S触发器和D触发器具体的真值表? 1 引言
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2015-11-07 11:07
cpu
第一章,计算机的发明
1642年,法国数学家帕斯卡采用与钟表类似的齿轮传动装置,制成了最早的十进制加
法器
。1678年,德国数学家莱布尼兹制成的计算机,进一步解决了十进制数的乘、除运算。
王大鹏
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2015-11-03 00:00
Java 8中的增强的Arrays
并行排序正像并发加
法器
能加速计数一样,Java8还实现了一种简洁的方法来加速排序。这个秘诀很简单。
chenpeng19910926
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2015-11-02 20:00
java
Arrays
串/并乘
法器
的改进:流水线处理
串/并行乘
法器
的速度比较慢,本节就是在上节的基础上对电路进行改进,提高速度。引入流水线的形式,将相邻的两个部分积乘积结构再以加法树的形式相加,形成了结构上的流水化处理。
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2015-11-02 16:34
处理
【原创】自编加
法器
module myadder(idata1,idata2,odata1,odata2,clk,overflow); //输入 input clk; input [3:0]idata1,idata2; //输出 output [4:0]odata1; output overflow; output reg [3:0]odata2;
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2015-11-02 14:04
原创
家居物品之五大吉祥物
台式镜(缺角专用) 说明:直径32cm纯桃木,缺角专用的吉祥物系列
法器
。 用途:为缺角专门设计,解决缺东北角、西北角、吉祥位置缺的角。 安放:正对缺角位置安放。
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2015-11-02 13:22
【连载】 FPGA Verilog HDL 系列实例--------半加器与全加器
一位加
法器
的真值表见表1.1;由表中可以看见,这种加法没有考虑低位来的进位,所以称为半加。半加器
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2015-11-02 13:49
Verilog
vhdl元件例化语句
关键字:component 8位加
法器
,使用两个四位加
法器
实现。
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2015-11-02 11:53
语句
计算机进行加减法
二进制只有 0 和 1 两个数相加的情况 A B 结果 进位 1 0 1 0 1 1 0 1 0 0 0 0 0 1 1 0 上图为一个字节加
法器
的实现
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2015-11-01 15:38
计算机
采用加
法器
数乘
法器
实现17位有符号数相乘(Verilog)
http://www.cnblogs.com/maqingbiao/archive/2010/07/27/1786187.html 本例程采用加
法器
数乘
法器
实现17位有符号数相乘。
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2015-11-01 10:34
Verilog
Spartan3硬件乘
法器
使用详解
原文网址:http://xilinx.eetrend.com/blog/810自从开始学FPGA起,关于硬件乘
法器
与软件乘
法器
的概念就一直有点困惑。
yuan1164345228
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2015-11-01 10:00
Spartan
硬件乘法器
Labview实现幅度信号调制(AM)
A0是一个直流分量,表示叠加的直流分量,用加
法器
可直接叠加在被调制信号上。载波信号根据题目要求为余弦信号,在labview中用正弦信号仿真器相位偏移90度得到余弦信号。
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2015-11-01 10:39
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