瑞芯微+FPGA 第20页

vivado 对高阻z和不定态x信号的处理

如果发现反例，欢迎评论一起探讨文章目录声明引言1，高阻z代码综合后的原理图前仿真结果后仿真结果结论2，不定态代码综合后的原理图前仿真结果后仿真结果结论3，cnt的情况说明引言最近在做关于FPGA原型验证

月落乌啼霜满天@3760·2023-12-26 19:54

ila采集时钟波形，引发的关于时序的思考

但是在Debug时，我们可能需要判断FPGA内部的某个时钟信号有没有正常工作。在不增加输出管脚的情况下，还是用

月落乌啼霜满天@3760·2023-12-26 19:54

模型实战（18）之C++ - tensorRT部署GAN模型实现人脸超分辨重建

模型实战（18）之C++-tensorRT部署GAN模型实现人脸超分辨重建一个实现人脸超分辨率重建的demo支持StyleGAN:GPENorGFPGAN通过C++-tensorrt快速部署，推理速度每帧在

明月醉窗台·2023-12-26 16:14

瑞芯微：基于RK3568的Yolo-NAS部署

YouOnlyLookOnce 神经架构搜索（YOLO-NAS）是最新最先进的（SOTA）实时目标检测模型。在COCO数据集上进行评估并与其前身YOLOv6和YOLOv8 相比，YOLO-NAS以更低的延迟实现了更高的mAP值。YOLO-NAS作为Deci维护的super-gradient包的一部分提供。下图展示了Deci在YOLO-NAS上的基准测试结果：置信度很高呀。。。接下来我们讲yolo

Mrs.Gril·2023-12-26 15:18

性能暴增的Rope Crystal版本：红宝石（12.25）

同时引入了一些实验性参数，还更新了GFPGAN和引入了GPEN模型1！！！

若苗瞬·2023-12-26 14:55

【工具使用-A2B】使用A2B配置16通道车载音频系统

使用FPGA输出双TDM8的信号给到A2BMaster节点，音频数据经过A2B双绞线，传输到A2BSlave节点，然后解析成双TDM8的音频数据，然后给到车载功放。

__xu_·2023-12-26 13:01

phy芯片测试寄存器_如何使用VIO去读取PHY里面对应寄存器测试RGMII接口

测试场景测试拓扑图如下试场景连接图测试方法：使用TestCenter向被测板子上的千兆以太网口打流，在FPGA内部通过自回环从源端

weixin_39732866·2023-12-26 11:38

phy芯片测试寄存器_RGMII接口调试使用VIO读取PHY寄存器值

测试场景测试拓扑图如下试场景连接图测试方法：使用TestCenter向被测板子上的千兆以太网口打流，在FPGA内部通过自回环从源端口返回给TestCenter，通过看TestCenter控制界面上显示结果判断自回环是否正确

电影人王迓难·2023-12-26 11:07

veristand c语言编程,在NI VeriStand环境中进行FPGA相关配置

描述本文主要介绍了用户如何在NIVeriStand环境中进行基于FPGA的相关配置。并以使用7851R输出PWM波为例，叙述了在VeriStand2011运行环境中所需要的所有工作。

边缘人静心·2023-12-26 10:05

veristand c语言编程,NI VeriStand应用

NIVerStand有助于您配置针对多核处理器的实时引擎，以执行以下任务：本文引用地址：http://www.eepw.com.cn/article/113690.htm模拟、数字、通信总线，和基于现场可编程门阵列(FPGA

奈灵·2023-12-26 10:05

labview设置处理器内核数_搭配NI LabVIEW进行多核编程

搭配NILabVIEW进行多核编程NILabVIEW图形化编程方法不仅省时，还很适合对多核处理器和其他并行硬件[如：现场可编程门阵列(FPGA)]进行编程。

weixin_39982580·2023-12-26 10:35

veristand c语言编程,什么是NI VeriStand ?

即买即用的NIVerStand有助于您配置针对多核处理器的实时引擎，以执行以下任务：·模拟、数字、通信总线，和基于现场可编程门阵列(FPGA)的I/O接口·可触发，多文件数据记录·实时激励生成·计算通道

张梓萱·2023-12-26 10:35

如何编写VeriStand custom device/custom FPGA Target以及基本原理

在做HIL开发的时候用到了FPGA，对于Labview中可以很方便的使用FPGA，但是在用VeriStand做模型仿真的时候，调用FPGA就没呢么方便了。感觉就是功能还没有完善。

kcx064·2023-12-26 10:32

在 NI VeriStand 中使用 NI FPGA 设备的入门资料

在NIVeriStand中使用NIFPGA设备的入门资料-NI环境软件VeriStandLabVIEWFPGAModule驱动NICompactRIONIRSeriesMultifunctionRIOFlexRIONIVeriStand

面包超人总动员·2023-12-26 10:00

fpga 8段4位数码管verilator模拟

8段4位数码管verilator模拟seg.vmoduleseg(inputwireclk,inputwirerst_n,outputwire[7:0]SEG,outputwire[3:0]SEL);reg[7:0]digit[0:15]='{8'h3f,8'h06,8'h5b,8'h4f,8'h66,8'h6d,8'h7d,8'h07,8'h7f,8'h6f,8'h77,8'h7c,8'h39,

yvee·2023-12-26 09:40

Intel FPGA 技术开放日

概要时间：2023.11.14全天（9:00-16:20）地点：北京望京.凯悦酒店主题内容：分享交流了IntelFPGA产品技术优势和落地实践方案。

tiger119·2023-12-26 09:39

FPGA分频电路设计(2)

实验要求：采用4个开关以二进制形式设定分频系数（0-10），实现对已知信号的分频。类似实验我之前做过一次，但那次的方法实在是太笨了：利用VHDL实现一定系数范围内的信号分频电路需要重做以便将来应对更大的分频系数先画个图分析下:做偶数系数的分频，你只要关注上升沿或下降沿中的其中一种即可，但如果是奇数系数分频，你必须同时关注两种变化。我的代码：libraryieee;useieee.std_logic

非洲蜗牛·2023-12-26 09:09

NI VeriStand中的硬件I / O延迟时间

NIVeriStand中的硬件I/O延迟时间-NI适用于软件VeriStand问题详述在我的VeriStand项目中，我要从DAQ或FPGA硬件中获取数据，在模型中处理输出，然后输出数据。

面包超人总动员·2023-12-26 09:38

【FPGA】分享一些FPGA高速信号处理相关的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。

神仙约架·2023-12-26 09:38

FPGA-AMBA协议、APB协议、AHB规范、AXI４协议规范概述及它们之间的关系

FPGA-AMBA协议、APB协议、AHB协议、AXI４协议规范概述笔记记录，AMBA协议、APB协议、AHB规范、AXI４协议规范概述，只是概述描述，具体详细的协议地址传输、数据传输等内容将在下一章节详细说明

Bellwen·2023-12-26 09:06

fpga verilog rs232 发送模块实现

RS-232是一种串行通信协议，用于在计算机和其他外部设备之间进行数据传输。RS-232定义了电气特性、信号级别、机械特性和传输速率等规范，为串行通信提供了一种标准化的接口。RS-232通常使用DB9连接器，用于传输和接收数据、控制信号以及地线连接。但除了235脚其它基本都省略了，一个发送一个接收还有个地。rs232是单端传输，还有485，422差分传输，485半双工，422全双工，原理差不多下面

yvee·2023-12-26 09:36

耦合

理想的过程是没有耦合，直通似的，这就是FPGA固件开发人员的模式。“是啊，电路连线中怎么耦合呢？”。他们会开放出一堆的寄存器供配置，不同的模式下有不同的配置。

ww4u·2023-12-26 05:12

AXI总线核心解读---基于官方文档

AXI总线何处使用AXIZYNQ异构芯片，内部总线使用的AXI总线纯FPGA的IP接口也要用高速接口，DDR（AXI、传统）等模块都有涉及到什么是AXI总线AXI的三种形式:AXI-FULL：高性能的存储器映射需求

Per_HR7·2023-12-25 23:48

【【IIC模块Verilog实现---用IIC协议从FPGA端读取E2PROM】】

IIC模块Verilog实现–用IIC协议从FPGA端读取E2PROM下面是design设计I2C_dri.vmoduleIIC_CONTROL#(parameterSLAVE_ADDR=7'b1010000

ZxsLoves·2023-12-25 17:05

【FPGA】Verilog 实践：优先级编码器 | Priority encoder

0x00优先级编码器（Priorityencoder）"能将多个二进制输入压缩成更少数目输出的电路或算法的编码器"优先级编码器是一种编码器，它考虑了两个或更多输入位同时变为1但没有收到输入的情况。当输入进来时，优先级编码器会按照优先级顺序进行处理。通常，它按升序或降序排列输入的优先级，当没有输入时，它会向输出一个1，以区分零输入和零输出。在下面的真值表中，输入值的优先级顺序如下：优先级编码器012

柠檬叶子C·2023-12-25 17:52

趋动科技猎户座OrionX AI加速器资源池化软件——产品介绍

目前，云端AI算力主要由三类AI加速器来提供：GPU，FPGA和AIASIC芯片。这些加速器的优点是性能非常高，缺点是价格也非常高。今天由于缺乏高效经济的AI加速器虚拟化解决方案，绝大部分企业因无法构

virtaitech·2023-12-25 15:07

FPGA扫盲文

姓名：吕红霞；学号：20011210203；学院：通信工程学院转自https://mp.weixin.qq.com/s/8_na7HzTAryQE5SRxjfwOA【嵌牛导读】本文介绍了FPGA的发展历程

Sundae_ae0b·2023-12-25 10:58

探寻FPGA技术的广泛应用与未来前景

目录1.FPGA的基础2.FPGA的工作原理3.FPGA的优势3.1灵活性3.2快速开发周期3.3高性能4.FPGA的应用领域4.1通信系统4.2图像处理4.3嵌入式系统4.4科学研究5.FPGA的未来展望

若忘即安·2023-12-25 09:23

【FPGA】分享一些FPGA视频图像处理相关的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。

神仙约架·2023-12-25 08:33

【INTEL（ALTERA）】 quartus使用Compute Express Link（CXL）设计示例的 R-Tile IP 的 CSR 相关问题

说明由于英特尔®Quartus®Prime专业版软件23.2及更高版本存在问题，面向ComputeExpressLink*（CXL*）Type2/3设计示例R-Tile英特尔®FPGAIP中的CSR访问数据宽度从

神仙约架·2023-12-25 08:03

【INTEL（ALTERA）】 quartus使用Agilex7 R-Tile Compute Express Link PCI Express 驱动程序程序加载和 CSR 访问失败

说明由于英特尔®Quartus®Prime专业版软件23.3及更早版本存在问题，IntelAgilex®7R-TileComputeExpressLink*（CXL*）1.1/2.0FPGAIP中设备ID

神仙约架·2023-12-25 08:03

【FPGA】分享一些FPGA协同MATLAB开发的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。

神仙约架·2023-12-25 08:00

基于FPGA的图像Robert变换实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览fpga的结果导入到matlab显示：2.算法运行软件版本vivado2019.2matlab2022a3

简简单单做算法·2023-12-25 07:30

手把手教你移植蜂鸟E203 hbridv2【集创芯来RISC-V杯】

我是雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和数字IC设计。CSDN个人博客链接：https://blog.csdn.net/qq_44447544?

雪天鱼·2023-12-25 01:52

vivado 输出延迟

当考虑应用板时，此延迟表示以下各项之间的相位差：1.数据从FPGA的输出封装引脚通过板传播到另一个设备，以及2.相对基准板时钟。

cckkppll·2023-12-24 23:44

vivado I/O延迟约束

因为AMDVivado™集成设计环境（IDE）只能在FPGA的边界内识别时序，必须使用以下方法用于指定存在于这些边界之外的延迟值的命令：•set_input_delay•set_output_delay

cckkppll·2023-12-24 23:14

龙芯杯个人赛串口——做一个 UART串口——RS-232

2.波特率时钟生成器ParameterizedFPGAbaudgenerator3.RS-232transmitter数据序列化完整代码：4.RS-232receiverOversa

码尔泰·2023-12-24 21:38

LabVIEW与PID在温度测控系统中的应用

系统的核心在于LabVIEW的FPGA模块，该模块允许开发者无需深入底层硬件描述语言（如VHDL或Verilog）即可配置FPGA，极大简化了硬件集成过程。在软件设计方面，LabV

LabVIEW开发·2023-12-24 20:28

one wire（单总线）FPGA代码篇

一.引言单总线（OneWire）是一种串行通信协议，它允许多个设备通过一个单一的数据线进行通信。这个协议通常用于低速、短距离的数字通信，特别适用于嵌入式系统和传感器网络。二.onewire通信优点缺点优点：单一数据线：单总线仅需要一根数据线，这极大地简化了硬件连接。设备可以在同一总线上连接，并且通过地址来区分彼此。低成本：单总线协议不需要复杂的硬件，这降低了成本。这使其成为连接多个设备的经济实惠选

我来挖坑啦·2023-12-24 19:26

Verilog RAM/ROM的数据初始化

文章目录一、初始化方式二、测试FPGA设计中RAM和ROM作为存储器用来存储可变或不可变类型的数据。ROM初始化一般是加载固定数据，RAM声明时默认为不定态数据，初始化时可以让数据为全1或者全0。

暴风雨中的白杨·2023-12-24 18:55

【必读】从MII到RGMII，一文了解以太网PHY芯片不同传输接口信号时序！

1、概述不管是使用FPGA还是ARM，想要实现以太网通信，都离不开以太网PHY芯片，其功能如下所示，FPGA或者ARM将以太网数据发送给PHY芯片，PHY会将接收数据转换成模拟的差分信号传输到RJ45

电路_fpga·2023-12-24 17:56

vivado 时钟延迟、抖动和不确定性

时钟延迟在板上和FPGA内部传播后，时钟边沿到达其目的地有一定的延迟。

cckkppll·2023-12-24 17:23

AG16KDDF256 User Manual

AGMAG16KDDF256是由AGMFPGAAG16K与DDR-SDRAM叠封集成的芯片，具有AG16KFPGA的可编程功能，提供更多可编程IO，同时内部连接大容量DDR-SDRAM。

Embeded_FPGA·2023-12-24 17:21

“FPGA+MDIO总线+UART串口=高效读写PHY芯片寄存器！“（含源代码）

为了简化调试，所以采用UART串口来控制MDIO的读写，PC端通过UART向FPGA发送读写PHY芯片寄存器的指令，FPGA通过MD

电路_fpga·2023-12-24 17:50

P4 音频知识点——PCM音频原始数据

：1.3比特率1.4采样1.5量化1.6编码02.PCM数据有以下重要的参数：采样率：采集深度通道数PCM比特率PCM文件大小计算：PCM存储格式前言从本章开始我们将要学习嵌入式音视频的学习了，使用的瑞芯微的开发板个人主页

@ChenPi·2023-12-24 08:13

FPGA设计时序约束十二、Set_Clock_Sense

set_clock_sense3.3设置set_clock_sense四、参考资料一、序言本章将介绍Set_Clock_Sense约束，在介绍约束之前，大家需对时序弧以及timingsense有一定的基础了解，具体可参考另一篇文章《FPGA

知识充实人生·2023-12-24 04:39

FPGA设计时序约束十一、others类约束之Set_Maximum_Time_Borrow

目录一、序言二、SetMaximumTimeBorrow2.1基本概念2.2设置界面2.3命令语法2.4命令示例三、参考资料一、序言在Vivado的时序约束窗口中，存在一类特殊的约束，划分在others目录下，可用于设置忽略或修改默认的时序路径分析，以Vivado2022.1版本为例，主要包括以下4类，本文将介绍其中的最后一个Set_Maxium_Time_Borrow，示例的为Vivado202

知识充实人生·2023-12-24 04:38

FPGA设计时序分析概念之Timing Arc

目录1.1TimingArc概念1.2TimingArcs的类型1.3TimingSense(时序感知)1.4参考资料1.1TimingArc概念在时序工具对设计进行时序分析时，经常会看到一个概念TimingArch(时序弧)。TimingArc是一个信号一个单元Cell的输入引脚Pin到该单元输出引脚OutputPin间的路径。对于一个单元Cell，可以存在多个时序弧，通过时序弧的信息，我们可以

知识充实人生·2023-12-24 04:08

FPGA设计时序约束十三、Set_Data_Check

目录一、序言二、SetDataCheck2.1基本概念2.2设置界面2.3命令语法三、工程示例3.1工程代码3.2约束设置3.3时序报告四、参考资料一、序言通常进行时序分析时，会考虑触发器上时钟信号与数据信号到达的先后关系，从而进行setup,hold分析。同样地，我们也可以对两个数据信号进行类似的setup和hold关系检查。对于这类检查，有专门的约束命令，即set_data_check，可以对

知识充实人生·2023-12-24 04:38

FPGA问题汇总

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、VIVADO编译问题二、工程问题1.异步FIFO使用2.FPGA功耗问题3.有符号数问题总结前言想把一些工程应用中碰到的问题和解决办法也合并到这篇文章里面

pp_0604·2023-12-24 04:24

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FPGA设计时序约束十一、others类约束之Set_Maximum_Time_Borrow

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