紫光同创FPGA开发笔记

【INTEL（ALTERA）】Quartus无法为 F-Tile PMA/FEC Direct PHY 英特尔® FPGA IP启用锁定至参考 （LTR） 模式在，怎么办

说明由于英特尔®Quartus®PrimeProEdition软件23.1及更早版本存在问题，无法为F-TilePMA/FECDirectPHY英特尔®FPGAIP启用锁定至参考（LTR）模式。
神仙约架·2024-01-16 12:40

【FPGA & Modsim】数字频率计

moduleflag(clk,rst_n,cnt);inputclk;inputrst_n;output[2:0]cnt;reg[31:0]count;reg[2:0]cnt;always@(posedgeclkornegedgerst_n)beginif(~rst_n)begincount=32'd24999)begincnt=3'd6)begincnt==1'b1)beginbcd_valid
去追远风·2024-01-16 12:10

【INTEL（ALTERA）】错误 （19021）：相同的文件名 xx 用于不同的 IP 文件。同一个名称不能用于多个 IP 文件。

说明由于在英特尔®Quartus®PrimeProEdition软件版本22.3上运行CVP设计时出现问题，使用IP升级工具自动更新复位释放英特尔®FPGAIP可能会导致同一IP的.qip和.ip文件包含在英特尔
神仙约架·2024-01-16 12:36

鸿蒙开发笔记(五):状态管理,组件状态管理 @State @Prop @Link

如果希望构建一个动态的、有交互的界面，就需要引入“状态”的概念。在声明式UI编程框架中，UI是程序状态的运行结果，用户构建了一个UI模型，其中应用的运行时的状态是参数。当参数改变时，UI作为返回结果，也将进行对应的改变。这些运行时的状态变化所带来的UI的重新渲染，在ArkUI中统称为状态管理机制。自定义组件拥有变量，变量必须被装饰器装饰才可以成为状态变量，状态变量的改变会引起UI的渲染刷新。如果不
ZWaruler·2024-01-16 12:23

鸿蒙开发笔记(四):自定义组件常用装饰器 @Builder @BuilderParam @Styles @Extend及stateStyles

1.@Builder装饰器：自定义构建函数前面介绍了如何创建一个自定义组件。该自定义组件内部UI结构固定，仅与使用方进行数据传递。ArkUI还提供了一种更轻量的UI元素复用机制@Builder，@Builder所装饰的函数遵循build()函数语法规则，开发者可以将重复使用的UI元素抽象成一个方法，在build方法里调用。为了简化语言，我们将@Builder装饰的函数也称为“自定义构建函数”。从A
ZWaruler·2024-01-16 12:53

鸿蒙开发笔记(六):状态管理,组件状态管理 @Provide @Consume, @Observed @ObjectLink

1.@Provide装饰器和@Consume装饰器：与后代组件双向同步@Provide和@Consume，应用于与后代组件的双向数据同步，应用于状态数据在多个层级之间传递的场景。不同于上文提到的父子组件之间通过命名参数机制传递，@Provide和@Consume摆脱参数传递机制的束缚，实现跨层级传递。其中@Provide装饰的变量是在祖先节点中，可以理解为被“提供”给后代的状态变量。@Consum
ZWaruler·2024-01-16 12:53

鸿蒙开发笔记(二):自定义组件

自定义组件具有以下特点：可组合：允许开发者组合使用系统组件、及其属性和方法。可重用：自定义组件可以被其他组件重用，并作为不同的实例在不同的父组件或容器中使用。数据驱动UI更新：通过状态变量的改变，来驱动UI的刷新。以下示例展示了自定义组件的基本用法。@ComponentstructHelloComponent{@Statemessage:string='Hello,World!';build(){
ZWaruler·2024-01-16 12:19

Zynq7020 使用 Video Processing Subsystem 实现图像缩放

1、前言没玩过图像缩放都不好意思说自己玩儿过FPGA，这是CSDN某大佬说过的一句话，鄙人深信不疑。。。
攻城狮Wayne·2024-01-16 12:17

FPGA时序分析实例篇(上)------逻辑重组和DSP资源合理利用

声明：本文章转载自FPGA开源工坊，作者xiaotudou在开始之前，有个预备知识：当时序不满足下列给出的图的要求时，STA分析(静态时序分析)会报错，在低频时可能忽略不计可以正常运行，但是频率上去之后很有可能会导致电路功能的错误
芯想是陈·2024-01-16 10:40

FPGA时序分析实例篇(下)------底层资源刨析之FDCE和Carry进位链的合理利用

声明：本文章部分转载自傅里叶的猫，作者猫叔本文章部分转载自FPGA探索者，作者肉娃娃本文以Xilinx7系列FPGA底层资源为例。
芯想是陈·2024-01-16 10:40

FPGA节省资源篇------正确处理设计优先级

本文将介绍一种FPGA设计技术，该技术可以改变FPGA设计的规模大小和使用性能。单级逻辑你可以在Xilinx的FPGA中使用可配置逻辑块CLB中的查找表LUT和触发器DFF来实现简单的
芯想是陈·2024-01-16 10:40

基于FPGA的UART多字节环回实验verilog代码(含帧头帧尾和解码部分)

带仿真工程，数据帧格式如下图：发送数据为：aaff03000E03B186100040011100000000000000110000000000111155CC效果如图：仿真效果图：参考以下文章和视频：FPGA
芯想是陈·2024-01-16 10:10

Verilog语法——6.测试文件使用for和random语句进行赋值

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】6.测试文件使用for和random语句进行赋值6.1for语句的使用题目要求：涉及到
鸥梨菌Honevid·2024-01-16 10:09

FPGA引脚 & Bank认知--FPGA 选型的一些常识

关键字HPI/OBanks,HighperformanceTheHPI/Obanksaredeisgnedtomeettheperformancerequirementsofhigh-speedmemoryandotherchip-to-chipinterfacewithvoltagesupto1.8V.HRI/OBanks,HighRangeTheHRI/Obanksaredesignedtos
Kent Gu·2024-01-16 10:09

【FPGA & Modsim】数字时钟

实验题目：数字时钟设计实验目的：掌握数字时钟的工作原理；掌握使用数字逻辑设计集成开发环境分模块设计数字时钟的方法。实验内容：1、创建一个数字时钟工程，使用六位数码管实时显示时/分/秒。3、时钟应具有稳定的计时功能，能够连续运行并准确显示时间。实验步骤：1、明确实验要求，确定系统功能，设计整体方案。2、按照实现功能将数字时钟设计系统划分为时钟基准、显示驱动、按键控制等模块。3、使用VerilogHD
去追远风·2024-01-16 10:39

【FPGA & Modsim】序列检测

实验题目：序列检测器设计实验目的：掌握应用数字逻辑设计集成开发环境进行序列检测器设计的方法；掌握时序逻辑电路设计的过程。实验内容：1、设计一个序列检测器，用于检测输入数据中的特定序列“10010”。2、实现一个电路，当检测到该序列时，输出为1，否则为0。3、分析实验结果，验证电路的功能是否符合设计要求。实验步骤：1、在数字逻辑集成开发环境中新建一个序列检测器工程；2、编写VerilogHDL源程序
去追远风·2024-01-16 10:39

【FPGA & Verilog】4bitBCD码加法器+7段数码管

顶层文件：moduleadd_bcd(input[9:0]I_1,input[9:0]I_0,inputclk,inputrst_n,output[7:0]seg,output[7:0]value,outputselect,output[3:0]encode_1,output[3:0]encode_0,output[3:0]high_bit,output[3:0]low_bit);assignva
去追远风·2024-01-16 10:09

数字前端/FPGA设计——握手与反压问题

声明：本文来自0431大小回前言：在芯片设计或者FPGA设计过程中，流水设计是经常用到的，但是考虑数据安全性，需要与前后级模块进行握手通信，这时候就需要对流水数据进行反压处理，本文将具体介绍握手与反压。
芯想是陈·2024-01-16 10:38

公众号开发笔记二

前言微信公众平台开发模板消息,用于公众号向用户发送服务通知,如学生进校门,用校卡滴,就可以在公众号接收服务通知,表明学生进校.在公众号内申请功能,添加模板消息.只有认证后的服务号才能申请模板消息,需要选择2个行业,MP(维基百科，自由的百科全书),模板消息需要模板的ID,和模板中各种参数,内容以".DATA"结尾,否则视为保留字,模板保留符号"{{}}".设置行业可以在公众平台后台完成,接口调用:
掘金-我是哪吒·2024-01-16 10:33

公众号开发笔记一

前言微信公众平台开发:微信公众平台是提供资讯和服务的平台,其中公众平台开发的接口是提供服务的基础.在公众平台网站创建公众号,获取接口权限,然后阅读微信公众平台技术文档进行开发.用户识别,每个公众号都有对应的一个OpenID.移动应用包含个人以及企业级应用,如果有多个公众号和应用,那么绑定后有多个不同的OpenID,但对这些同一开放平台账号下只有一个UnionID.了解UnionID,用户管理-获取
掘金-我是哪吒·2024-01-16 10:32

时空联合3D降噪算法

声明：以下文章转载自疯狂的FPGA，作者CrazyFPGA1为什么要降噪？
芯想是陈·2024-01-16 08:25

OpenAIOps社区线上宣讲会圆满召开，期待您的加入！

2024年1月12日“OpenAIOps社区”线上宣讲会圆满召开，群体智慧协同创新社区的创立为AIOps领域未来发展注入了活力。
BizSeer必示科技·2024-01-16 07:11

沙盘游戏团体治疗的案例二

图片发自App第二轮图片发自App第三轮图片发自App五、沙盘作品分享咨询师：我们已经共同创造
小川子910·2024-01-16 05:05

凤皇社：促进品牌社群和虚拟品牌社群的共同发展

品牌社群给予企业与消费者之间很多交流机会,品牌社群被普遍认为是企业寻求消费者参与价值共创的重要环境,是企业、社群及其他利益相关者共同创造品牌价值的典型平台。
凤皇社·2024-01-16 05:32

人民艺术家金晓海先生热烈庆祝两会顺利召开

现为杭州兰亭画院院长、中南海紫光阁画院院士、中国文联书画艺术交流中心会员、中国美术研究院研究员、浙江省诗书画之友社理事、浙江省国际美术交流协会理事、浙江省花鸟画家协会会员。一级美术师，画家，教授。
今天头条书画艺术·2024-01-16 04:45

Java开发笔记（一）第一个Java程序

安装完Java的开发环境Eclipse之后，正是初学者大展身手的时候了，接下来看看第一个Java程序是怎么跑起来的。一开始双击桌面上的Eclipse图标，稍等片刻便弹出Eclipse的启动窗口，如下图所示。单击窗口右边的Browse按钮，选中一个目录作为Eclipse的工作空间，然后单击窗口下方Launch按钮进入Eclipse的主界面，如下图所示。果然是张白纸，除了顶部的一排菜单和一排快捷按钮以
pinlantu·2024-01-16 02:38

Java开发笔记

一、参数校验1、校验json字符串是否符合规范 （1）业务场景：接收前端传输过来的json串，需要将其写入数据库，写入之前需要校验其是否能够转换成对应实体类，以便后续从数据库读取 （2）方法：借助jackson中的反序列化工具，当字符串不符合json格式或出现实体类中不存在的字段时，会报错。步骤如下：  【1】引入依赖com.fasterxml.jackson.corejackson-databi
木星mx·2024-01-16 02:37

FPGA之LUT

由于FPGA需要被反复烧写,它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成,而只能采用一种易于反复配置的结构。
行者..................·2024-01-16 01:04

紫光展锐T610安卓核心板_虎贲T610安卓核心板参数

紫光展锐T610核心板是一款结构紧凑的4G智能模块，尺寸为52.5nm*38.5nm*2.9nm，适用于对产品结构尺寸要求较高的场合。
智物通讯科技·2024-01-16 01:33

FPGA开发设计

一、概述FPGA是可编程逻辑器件的一种，本质上是一种高密度可编程逻辑器件。FPGA的灵活性高、开发周期短、并行性高、具备可重构特性，是一种广泛应用的半定制电路。
KGback·2024-01-16 00:27

FPGA在工业缺陷检测上的应用实践

目录1.背景2.现状3.FPGA在工业缺陷检测中的优势4.FPGA在工业缺陷检测中的应用实践5.主流的检测算法6.工业缺陷检测及应用场景7.FPGA在工业缺陷检测中的未来发展趋势8.方法9.未来发展方向注意
SteveRocket·2024-01-15 19:20

《太空人影展》5月15日完整上线 吴青峰直播陪歌迷看MV

吴青峰首张个人专辑《太空人》，历时一年的企划，将音乐触角延伸到视觉，邀请9位导演一同创作，为专辑中的每首歌曲都拍摄了MV，并衍生出线上《太空人影展》。
影视娱乐望远镜·2024-01-15 18:56

快速入门系列--AXI总线协议

最近想写一篇关于ZYNQ快速入门的文章，而由于ZYNQ的精髓实质上是如何建立ARM和FPGA之间的联系，所以准备先写一篇关于AXI协议快速入门的文章来打一下基础，也是顺便让我回忆一下AXI协议。
小林家的龙小年·2024-01-15 17:10

快速入门系列--FPGA中的时序分析与约束

一、前言时序分析，是所有的FPGA工程师在成长过程中都绕不开的技术，由于在一开始我们学FPGA的时候设计的系统都是低速简单的，所以就使得时序分析看起来好像并没有卵用，我不学我的系统照样可以跑起来啊，于是慢慢忽视了这一部分的学习
小林家的龙小年·2024-01-15 17:39

FPGA中的乒乓操作思想

乒乓操作的思想乒乓操作主要是为了处理，输入时钟和输出时钟不匹配的问题，也可以算跨时钟处理对于乒乓操作我主要参考了野火的文档，以及下面这篇文章彻底弄懂乒乓操作与并行化_快，快去救列宁！的博客-CSDN博客_乒乓buffer下面开始进入正文比如假如我现在要处理一系列的数据，数据的输入时钟是100M，但是输出数据的时钟受外部的设备限制，只能有50M时钟，那么也就是说，在相同的时间内，输入了100个数据，
小林家的龙小年·2024-01-15 17:09

FPGA流水线除法器（Verilog）原理及实现

FPGA流水线除法器（Verilog）原理及实现流水线除法器原理  除法器的计算过程如下图所示。计算步骤假设数值的位宽为N。
锅巴不加盐·2024-01-15 17:07

FPGA, CPU, GPU, ASIC区别，FPGA为何这么牛

一、为什么使用FPGA？众所周知，通用处理器（CPU）的摩尔定律已入暮年，而机器学习和Web服务的规模却在指数级增长。
自恋的情剩·2024-01-15 16:38

通过生成mcs、bin文件将程序固化到FPGA

通过将程序固化到FPGA，可以做到断电不丢失程序，上电之后就自动启动程序的作用，整个固化步骤主要分为3步，一是修改约束文件，二是生成mcs或bin文件，三是将程序固化到开发板flash1.修改约束文件生成固化文件之前
EfunStudy·2024-01-15 14:00

Pixart PAR2861 蓝牙 keyboard 开发笔记

PixartPAR2861是一款采用32bitsARMCortex-M0低功耗、高效能2.4GHzRF的SoC。该SoC整合了高效能的2.4GHzRF收发器、硬体Keyscan、硬体按键防弹跳、SPI、I2C、PWMLED、ADC、UART等。内建DC/DC转换器和LDO为独立HID应用提供完整的低功耗SoC解决方案。1.开发环境:使用KeiluVisionv5.38.0.0.2.Pixart原代
WPG大大通·2024-01-15 12:42

赵丽颖加盟和颂传媒，外表软萌内心却是女强人，这不就是职业女性的道路吗

和颂传媒是由李冰冰、李雪、唐雪薇、张天龙、尉迟辅航共同创立的以艺人经纪为核心的传媒公司。此举可以看出，赵丽颖在事业上的
芳芳姐姐·2024-01-15 10:16

说说现在高仿爱彼皇家橡树手表价格多少钱

爱彼1875年起源于瑞士，由两位年轻有为的制表年轻人共同创立。他们一直致力于设计复杂的功能机芯，并将这一高超的制表技艺传承至今。爱彼热门的手表系列有皇家橡树、千禧、JULESAUDEMARS等。
九龙腕表·2024-01-15 05:46

FPGA概述

文章目录1.什么是FPGA2.学习FPGA有什么用3.学习FPGA需要何种先决条件1.什么是FPGA这个问题太low了，身处数字时代，从事电子信息行业，居然不知道FPGA？岂非笑谈？
中年阿甘·2024-01-15 05:28

《阶绿》情

记得刚开始的时候，我们还不是特别熟悉，对彼此也不是特别的了解，但是在这三年里老师带我们一起共同拼搏，共同创造了《阶绿》。我记得刚开始的时候我们对此的认知还不是很高，只是将它看作是一种任务去尽力的完成。
追梦阶绿·2024-01-15 04:42

【NI国产替代】USB‑7846 Kintex-7 160T FPGA，500 kS/s多功能可重配置I/O设备

Kintex-7160TFPGA，500kS/s多功能可重配置I/O设备USB‑7846具有用户可编程FPGA，可用于高性能板载处理和对I/O信号进行直接控制，以确保系统定时和同步的完全灵活性。
深圳信迈科技DSP+ARM+FPGA·2024-01-15 02:32

具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程详解

目录1概述2IPexamples功能3IP使用例程4注意事项5DDSIPExamples下载位置1概述本文用于讲解xilinxIP的ddsipexamples（动态配置频率）的功能说明，方便使用者快速上手。2IPexamples功能本examples是月隐编写的针对DDS的使用demo，实现通过vio控制频率控制字来调整DDS的输出频率，为大家演示一个可动态配置DDS频率的例程。例程的平台：1）硬
风中月隐·2024-01-14 22:48

生命智慧研究院财富能量翻转营第五天作业

你打算如何打造自己的财富黄金能量圈(与你共同创造财富的人)？国家、父母、自己、老公、孩子、老师、同修的伙伴。通过学习、践行提升自己，结识高能量的朋友，保
淑艳1314·2024-01-14 20:55

FPGA_ZYNQ_XADC

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、ADC介绍二、使用步骤1.搭建FPGABD工程1.1新建工程1.2搭建FPGABD工程1.3生成bit文件导入硬件加载SDK2
小白520号·2024-01-14 15:04

FPGA---新手常见问题(FPGA_Vivado_Error)

1，如何快速找到开发板的各个功能管脚？1）查看用户手册2）网站查找开发板引脚信息表（主板引脚信息）3）相关论坛帖子2，生成bit文件不成功怎么办，问题原因和解决方法，以及例外解决方法？【错误现象】[DRCNSTD-1]UnspecifiedI/OStandard:4outof4logicalportsuseI/Ostandard(IOSTANDARD)value'DEFAULT',insteado
伊宇韵·2024-01-14 15:04

【FPGA】Xilinx_ZYNQ7Z020——6. PS定时器中断

文章目录6.PS定时器中断工程创建SDK下载调试6.PS定时器中断工程创建复制之前的ps_hello工程在弹出的对话框中填写新的工程名“ps_timer”，选择创建工程子目录PS里的定时器，因为不需要管脚输出，就不用配置管脚SDK运行SDK&
xyz_·2024-01-14 15:04

ZYNQ PS端MIO的使用——FPGA Vitis篇

文章目录1.前言2.MIO介绍3.Vivado工程编写4.Vitis工程编写5.实验小结A.附录B.工程源码下载1.前言本实验介绍如何使用ZYNQ芯片PS端的MIO。MIO是ZYNQ芯片PS端的基础外设IO，可以连接诸如SPI，I2C，UART，GPIO等，通过Vivado软件设置，软件可以将信号通过MIO导出，同样也可以将信号通过EMIO（后续试验会介绍EMIO）连接到PL端的引脚上。MIO共有
BIGMAC_1017·2024-01-14 15:34
上一页 12 13 14 15 16 17 18 19 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他