CLK

FPGA学习之路——FIFO读写

在300000多ps时，PLL模块初始化完成，可以看到clk_20m,clk_100m,clk_sdram的波形了。
北海北_CrazyZheng·2020-08-07 15:03

verilog实现占空比为1/2的奇数分频电路

verilog代码如下：modulefenpin3(clk,clkout,rst);//奇数分频电路，能够进行3,5,7分频inputclk,rst;outputclkout;reg[2:0]a,b;regclkou
lujin0808·2020-08-07 15:59

verilog的代码约束规范的几个重点说明

约束1、建议给信号名添加有意义的前缀或后缀，命名符合常用命名规范（_clk或clk_表示时钟，n表示低电平有效，z表示三态信号，en表示使能控制，rst表示复位）。
fengxu7·2020-08-07 13:06

设计M=20计数器

设计M=20计数器要求：用161计数器芯片，设计一个M=20的计数器，可以用多片上电后，对CLK信号，从0顺序计数到19，然后回绕到0当计数值为19的CLK周期，溢出信号OV输出一个高电平，其他周期OV
bimbamboun·2020-08-07 12:29

设计M=12的计数器

设计M=12的计数器要求：用161计数器芯片，设计一个M=12的计数器上电后，对CLK信号，从0顺序计数到11，然后回绕到0当计数值为11的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0
bimbamboun·2020-08-07 12:29

FPGA那些事儿---驱动VGA电脑显示器显示代码

//top.vmoduletop(clk,rst_n,hsync,vsync,red,green,blue);inputclk;inputrst_n;outputhsync;outputvsync;outputgreen
李家之宝树·2020-08-07 12:04

Vivado IP核clocking wrizard使用指南

3、输入需要的名称1、时钟2，相位3，命名尽量区别开如;clk_50
树桥上多情的kevin·2020-08-07 12:57

stm8 红外解码 使用TL IO中断与定时实现(芯片用103)

yingqiyingqi/article/details/7425047voidEXTI_init(void){EXTI_CR1_PCIS=2;//PC口下降沿触发中断}voidTIM1_init(void){CLK_PCKENR1
Armauk·2020-08-07 12:12

用QuartusII实现半加器、全加器、2-4译码器、BCD码加法器、计数器、交通灯

6、交通灯实现代码modulelight(clk,set,chan,light,out);inputclk,set,chan;outputreg[1:0]light;outputreg[3:0]out;
aai14236·2020-08-07 12:10

BASYS2开发板初学记录（4）——引脚约束

完整程序如下：//管脚约束NET"clk"TNM_NET="clk";TIMESPECTS_clk=PERIOD"clk"20nsHIGH50%;NET"clk"IOS
WilliamYuYuYu·2020-08-07 12:09

Rockchi之RK3288解决MIPI屏黑屏问题

台测试机上测试可用，但不久便传来工厂测试时液晶屏出现黑屏现象，紧接着上次任务，我又继续了无尽头的调试，同样，拿到液晶屏，打开液晶屏的配置文件dts文件.打开查看参数，想起上次修改的是rockchip,dsi_hs_clk
Monster_Ps·2020-08-07 12:10

Testbench（激励）文件的编写：

本文使用的为简单的Led流水灯的例子：led_demo.v//模块moduleled_demo(inputsys_clk,//系统时钟inputsys_rst_n,//系统复位，低电平有效outputreg
Paul_Yu_Zhang·2020-08-07 11:00

Verilog代码设计入门-输入信号IN进行上跳沿捕获的电路

代码设计入门-输入信号IN进行上跳沿捕获的电路软件：Quartus9.1代码如下：————————————————————————————————//moduletop,边沿捕获器代码，moduletop(CLK
NueyLi·2020-08-07 11:21

时间基准电路和带使能的多周期计数器

一.示例部分（1）重点代码：1.时间基准模块modulecnt_sync(CLK,//clockCNTVAL,//countervalueOV);//overflowinputCLK;output[32
EyreG97·2020-08-07 11:10

计数器，ROM和DDS

一．新代码：1.带计数增量输入的计数器：modulecnt_incr(CLK,//clockINCR,//counterincreasevalueCNTVAL);//countervalueinputCLK
EyreG97·2020-08-07 11:10

多周期移位寄存器

示例阶段：一．代码：串入并出移位寄存器：moduleshift_reg_SIPO(RST,//异步复位，高有效CLK,//时钟，上升沿有效EN,//输入数据串行移位使能IN,//输入串行数据OUT);/
EyreG97·2020-08-07 11:10

FPGA配置过程中外部时钟EMCCLK频率确定

最大频率=1/（CLK到输出有
Chauncey_wu·2020-08-07 11:44

51单片机复习：8*8led点阵

列为高低压则通，行为低电压则通，两者同时符合，则对应的灯点亮74H595芯片在我使用的普中51单片机中，其控制行电压，而P0口则控制列电压其有三个引脚，SER(串行数据输入)，SCLK(移位储存器时钟输入)，CLK
weixin_30410119·2020-08-07 10:50

verilog奇数分频器的问题讲解（7分频为例）

先不多哔哔，直接上代码（verilogHDL），代码的后面讲原理modulefenpin3(clk,clk7,rst);inputclk,rst;//设置rst的目的是当rst=1的时候给cnt0和cnt1
@韩跑跑·2020-08-07 10:57

FPGA学习笔记02——数字逻辑电路

1、同步时序逻辑电路同步时序电路中所有存储元件（存储部件：触发器、存储器等）都在时钟CLK的统一控制下
上升沿有效·2020-08-07 10:17

基于px30平台RX809-1的codec声卡芯片的驱动分析

component放入dai链表，component->dai_drv指向rockchip_i2s_dairockchip_i2s_probe1.1:/*clkinit*/i2s->hclk=devm_clk_get
aa图图aa·2020-08-07 10:41

STM8L151 使用硬件SPI驱动W25Q16 Flash

MISO：主模式输入、从模式输出线MOSI：主模式输出、从模式输入线CLK：时钟线NSS：从设备选择引脚，主设备标准IO驱动，并用来区分从设备以STM8L驱动SPIFlashW25Q16为例说明记录下，
jnu_fangzebin·2020-08-07 10:08

计算机硬件系统设计—码表计数器

输入：时钟信号Clk,使能信号En,异步复位Rst。
marsxu626·2020-08-05 20:00

STM32--ADC独立模式多通道DMA采集

staticvoidADC_GPIO_Config(void){GPIO_InitTypeDefGPIO_InitTypeStructure;RCC_APB2PeriphClockCmd(ADC_SMA_GPIO_CLK
tyustli·2020-08-05 14:18

FPGA：0~9999数码管计数

moduletest(seg,dig,clk,rst,key);inputclk;inputrst;inputkey;output[7:0]seg;//数码管段码输出output[7:0]dig;//数码管位码输出
小白来拓荒·2020-08-05 13:58

FPGA占空比为50%的奇数分频

实现对输入信号CLK的7分频，同时得到了占空比为50%的方波信号，程序中采用了两个计数器，一个由输入时钟CLK上升沿触发，另一个由输入时钟下降沿触发，两个分频器的输出信号正好有半个时钟周期的相位差，最后将两个计数器的输出相或
小白来拓荒·2020-08-05 13:57

stm32+DS1302+TM1638驱动程序

TM1638数码管显示驱动程序（参考）1、TM1638与STM32连接1.1硬件连接Vcc--电源+GND--电源地STB--PA0CLK--PA1DIO--PA21.2驱动程序TM1638.c文件：/
Chen-Lee·2020-08-05 13:09

【记录】STM32学习之第一个程序（点亮LED）

STM32L053R8软件：IARforARM7.4，STM32CubeL0代码示例如下（库函数版）：voidblinkMyLed(){GPIO_InitTypeDefGPIO_InitStruct;__GPIOA_CLK_ENABLE
EdgeAI-Lab·2020-08-05 13:40

在vivado上用verilog实现冒泡排序算法

三.设计代码modulehomework3(clk,rst,load,data_in
天使之猜·2020-08-05 13:37

STM32L476 DMA 多通道ADC调试注意事项

//使能GPIO时钟RHEOSTAT_ADC_GPIO_CLK2_ENABLE();//配置IOGPIO_InitStructure.Pin=RHEOSTAT_ADC_GPIO_PIN2;GPIO_InitStructure.Mode
chenxiaotao88·2020-08-05 12:24

HAL-F429-ADC DMA 单通道

staticvoidDMA_Config(void){/*##-1-EnableDMA2clock#################################################*/__HAL_RCC_DMA2_CLK_ENABLE
Stone_Xin_H_T·2020-08-05 12:46

VIDEO视频OSD输出模块的理解

moduleosd(inputvin_clk,inputvin_hs,inputvin_vs,inputvin_de,inputvin_f,input[7:0]vin_r,input[7:0]vin_g
USB_ABC·2020-08-05 12:55

基于linux-2.6.38.8内核的SDIO/wifi驱动分析&&android 平台USB wifi驱动移植及使用 SDIOwifi

CLK信号:HOST给DEVICE的时钟信号，每个时钟周期传输一个命令。
GabbyZang·2020-08-05 12:19

21届提前批乐鑫笔试（二）

1、手撕代码异步FIFOmoduleafifo(inputwr_clk,inputrd_clk,inputrst_n,inputwr_en,inputrd_en,input[7:0]din,output
day day learn·2020-08-05 04:15

用VHDL语言实现一个时延模块，可以满足任意时钟周期的时延。代码如下：

useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;entityDelayisgeneric(num:integer--设置要延迟的周期数);port(clk
ISimle·2020-08-05 03:18

用VHDL语言实现任意奇数分频，代码如下：

useIEEE.STD_LOGIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;entityOdiv_freqisgeneric(num_div:integer);port(clk
ISimle·2020-08-05 03:18

ADC0804工作原理

CLK：时钟信号输入端。CLKR：内部时钟发生器的外接电阻。CS:片选信号输入端，低电平有效，一旦CS有效，表明A/D转换器被选中，可启动工作。WR：写信号输入，低电平启动A/D转
做坚持写的小菜·2020-08-04 22:06

mt6582 bring up kernel log

[PLFM]KeepstayinUSBModewaitforfrequencymeterfinish,CLK26CALI=0x81mt_pll_post_init:mt_get_cpu_freq=1040000Khzwaitforfrequencymeterfinish
9527号缘·2020-08-04 19:52

MTKl 屏的时钟频率计算

[FAQ11002]如何配置DSI时钟频率[DESCRIPTION]计算DSI数据速率的方式，以及如何配置时钟clk的方式[KEYWORD]dsi、datarate、mipiclk[SOLUTION]1
ak47_1983·2020-08-04 19:18

【FPGA】【Verilog】【基础模块】锁相环（PLL）

inputrst_n,outputclk1,outputclk2,outputclk3,outputclk4,outputlocked);pll_rtypll(.areset(rst_n),.inclk0(clk
居然是可以改昵称的·2020-08-04 18:56

I2S信号个人理解阐述

I2S信号是音频数据传输格式CLK的意义这里总结下：先对模拟信号数字化做一个基础了解对于模拟信号的数字化，需要经过采样和量化两个过程。
tszy208·2020-08-04 18:36

camera 驱动 关于mipi的一些计算

]={/*RES0*/{.x_output=3264,.y_output=2448,.line_length_pclk=1932,.frame_length_lines=2482,.vt_pixel_clk
我在上海玩泥巴·2020-08-04 16:57

[C] 如何用C实践Timer

include#include#includedoubleBeginTimer(){//timerdeclarationdoubleBegin;//initializeBeginBegin=clock()/CLK_TCK
云瑀·2020-08-04 13:14

FPGA 电路开发入门实验(实验4：时间基准电路和带使能的多周期计数器)

verilog代码如下：modulecnt_sync(CLK,//c
Python_banana·2020-08-04 12:05

数字 IC 笔试面试必考点（7）时序逻辑电路分析方法

同步时序逻辑电路：有一个公共的时钟信号（共享的系统时钟信号Sys_Clk）（从一到多，可以理解为时钟树ClockTree），电路中各记忆元件受它严格的统一控制，只有在该时钟信号有效沿（上升沿或者下降沿）
新芯时代·2020-08-04 12:32

单精度浮点数加法器FPGA实现------（异号相加）

中笔者介绍了单精度浮点数同号相加的FPGA逻辑实现，本次笔者将继续介绍异号相加的逻辑，下面给出verilog代码：moduleFP_ADD_diff_oper//不同符号的浮点数据相加(inputwireMAIN_CLK
_IRONMAN_·2020-08-04 12:36

FPGA基础实验：时间基准电路和带使能的多周期计数器

FPGA基础实验：时间基准电路和带使能的多周期计数器时间基准电路例化程序：modulecnt_sync(CLK,//clockCNTVAL,//countervalueOV);//overflowinputCLK
北方爷们·2020-08-04 11:50

ZYNQ 学习之PLL产生时钟点亮LED

inputclk_sys,inputrst_n,outputreg[7:0]led);wireclk_50M;wirelocked;reg[31:0]timer_cnt;//产生50MHz时钟给led工作使用clk_wiz
Bronceyang131·2020-08-04 06:17

Verilog状态机用法精讲案例

（4）设计标准（5）状态机三段设计方法第一：第二：第三：（6）三段状态机设计注意点二、Verilog实现状态机练习题（1）简单的状态切换实现思路：三段对应的代码如下：moduleexercise37(clk
yyz1988·2020-08-04 02:48

Verilog学习心得之一-----时钟无缝切换

本文讨论了时钟切换的两种基本情况以及两种基本电路结构，讨论了一些问题：下图是一个时钟选择的简单实现以及时序图，使用AND-OR多路复用逻辑，其中SELECT信号为时钟选择信号，如图中所示，直接切换会产生毛刺（glitch）时钟切换分为两种情况：（1）CLK0
poirot12·2020-08-04 02:47
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