CLK

浅谈同步复位与异步复位

1.1异步复位:它指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位下面给出一个异步复位的例子moduletest(inputsys_clk,inputrst_n,inputdin,outputregdout
NavySha·2020-08-07 22:38

stm8l151低功耗程序架构，调试心得

采样两路温度并保存在EEP里；通过USB转TTL，上位机能够读取，展示温度曲线，最大最小平均值等简单的运算；整个方案很简单，但也走了不少弯路......单片机程序框架之伪代码：voidmain(void){  CLK_Config
华温冷控·2020-08-07 22:59

STM32中IIC协议

用来产生SCL（发送数据和接收数据）从机：（发送数据和接收数据）总线空闲态：SDA为高电平（没有设备发送开始条件）写：1.主机发送开始条件2.发送从机地址（7位）+写（0）3.从机会产生一个应答信号（一个CLK
wshngyf·2020-08-07 21:18

试用74LS194加74151设计一个从Q3端输出100111序列信号的序列信号发生器, 要求能够自启动, 电路越简单越好

对于序列信号100111,选择四位:1001->0011->0111->1111->1110->1100->1001->......无重复状态出现,以此作为设计方案.由上面的分析,得到状态顺序表.状态顺序表CLK
好梦成真Kevin·2020-08-07 21:09

UART

串口实验注意：为确保连续发送的准确率，可将系统时钟倍频到50Hz1）顶层实验模块moduleuart_top(inputsys_clk,//外部50M时钟inputsys_rst_n,//外部复位信号，
guoyang0709·2020-08-07 20:15

[转]FLASH存储器和EEPROM存储器的区别

FLASH存储器和EEPROM存储器的区别1、首先从IO引脚占用方面比较，EEPROM只需占用两个IO引脚，时钟（clk）和数据（data）引脚，外加电源三个引脚即可，符合I2C通讯协议。
weixin_30906185·2020-08-07 20:04

verilog时钟分频设计

以M=4，N=2为例，我们希望得到的输出时钟时序如下：因此只需要将counter以clk_in为时钟驱动计数，当counter=(N-1)时，clk_out翻转即可。verilog代码如下，其中W
weixin_30719711·2020-08-07 19:09

Verilog实现同步FIFO

thisprogramsegmentrealizethefunctionoffifoIPcore//synchronousfifomodulefifo_ip#(parameterAddr_Width=8,Bit_Width=8)(clk
weixin_30664051·2020-08-07 19:01

异步复位、同步释放的方法

用最高时钟将复位信号往后打几拍，如下用两个寄存器实现系统复位modulesync_rst(sys_clk,ext_rst_n,sys_rst_n);inputsys_clk;//系统时钟50Minputext_rst_n
weixin_30485799·2020-08-07 19:37

I2C和LCD信号干扰的解决：硬件工程师都硬不起来，让软件工程师硬着头上

DEMO4，LCD的clk干扰I2C，I2C无法通信。把排针压下，去掉LCD的CLK，恢复正常。过程：直接跳线I2C，没问题。两排针插到一起就无法通信。一个个的排针去除，最终找到LCD的CLK线。
weixin_30375427·2020-08-07 19:52

任意奇数分频器的实现。

moduleany_odd_div(clkdiv,clk);outputclkdiv;//输出分频信号inputclk;//时钟信号reg[2:0]cnt1,cnt2;//计数器1，计数器2regclk_temp1
wangyanchao151·2020-08-07 19:09

关于单片机串口发送时初始发送的数据第一个总是00的问题解决

问题代码如下：CLK_HSIPrescalerConfig(CLK_PRESCALER_HSIDIV1);//运行在16MhzInit_GPIO();InitTim
7426笨蛋·2020-08-07 18:42

FPGA中各种分频的verilog 编写

verilog代码如下：modulediv_clk(clk,reset_n,div_clk_pos,div_clk_neg,div_clk_2_N);inputclk;inputreset_n;outputregdiv_clk_pos
gffsky1990·2020-08-07 18:45

Verilog任意整数分频电路

defineN5modulediv_N(inputCLK,//基准时钟outputCLK_div_N,//N分频后得到的时钟inputrst);wire[31:0]N=5;//★N为分频系数,N≥2即可,N的值为CLK
Jimbo_Zhang·2020-08-07 18:32

FPGA时钟约束

CreateClock#**************************************************************create_clock-period8-name"ENET0_RX_CLK
Jimbo_Zhang·2020-08-07 18:31

verilog二分频代码&verilog三分频代码

verilog二分频代码&verilog三分频代码2009-05-3113:411.二分频首先要明白，二分频分的是输入时钟的频率，即CLK的频率。
supenman_mwg·2020-08-07 18:51

【计算机组成原理】CPU:单周期数据通路（MIPS)

传输方向“←”表示，从右向左传输4）程序计数器PC的内容直接用PC表示输出信号改变时机1）setup建立时间：触发时钟边缘之前保持稳定一段时间2）hold保持时间：触发时钟边缘之后保持稳定一段时间3）clk
凡古一往·2020-08-07 17:37

超过飞飞系列-ZYNQ之FPGA学习3.6.4串口程序例化（基于正点原子ZYNQ）

top模块moduletop_uart(inputsys_clk,//外部50M时钟inputsys_rst_n,//外部复位信号，低有效inputuart_rxd,//UART接收端口outputuart_txd
飞飞要我要在你上面·2020-08-07 17:11

超过飞飞系列-ZYNQ之FPGA学习3.4PWM控制呼吸灯（基于正点原子ZYNQ）

一、基础知识50MHz——时钟，20ns——周期，要计算频率1KHz，则50000/1=50000次高电平有效二、程序modulebreath_led(inputsys_clk,//时钟信号50Mhzinputsys_rst_n
飞飞要我要在你上面·2020-08-07 17:10

[Verilog][初学]语法基础（4）程序框架：功能定义以及元件例化

做一些关于Verilog的简要笔记，方便日后快速复习，如有错漏希望您能够不吝赐教1.功能定义首先搬上一份原子哥的流水灯代码便于对照moduleflow_led(inputsys_clk,//系统时钟inputsys_rst_n
Johnlllee·2020-08-07 17:01

学习笔记：FPGA设计Verilog基础(四）——Verilog各部分的写法

/功能定义endmodule2、测试文件Testbench：`timescale1ns/1nsmodulecount_text;regclk;regclear;wire[3:0]Q;countm1(.clk
马大哈先生·2020-08-07 17:27

使用Xilinx FIFO IP核的总结（一）

FIFOIP核的总结（一）第一次使用Vivado中的FIFOgenerator,同步FIFO的常用端口也就10个左右：CLK；srst:复位端口读相关：dout:FIFO数据输出（output）；empty
七岁孙兴慜·2020-08-07 16:34

CPU设计笔记2-通用寄存器（general_purpose_register）

信号名位宽I/O描述clk1I时钟nrst1I全局异步时钟，低电平有效，有效时所有寄存器清零stall1I暂停信号，该信号为1时，寄存器所有值保持不变ren1I读使能，高电平有效radd1/radd25I
不解不惑·2020-08-07 16:26

FPGA学习笔记---时序逻辑与组合逻辑分析比较

在这里设计一个0---9计数器，clk为输入时钟信号，cin为计数有效信号，也就是说只有当cin为高电平时，计数器才计数一次
qq_511386807·2020-08-07 16:29

Verilog练习一【奇数分频器】

练习：实现50%占空比的5分频//5分频，占空比为50%moduleclk_div_5(Clk_in,Rst_n,Clk_out);inputClk_in;inputRst_n;outputClk_out
Jakcia·2020-08-07 15:31

FPGA学习之路——FIFO读写

在300000多ps时，PLL模块初始化完成，可以看到clk_20m,clk_100m,clk_sdram的波形了。
北海北_CrazyZheng·2020-08-07 15:03

verilog实现占空比为1/2的奇数分频电路

verilog代码如下：modulefenpin3(clk,clkout,rst);//奇数分频电路，能够进行3,5,7分频inputclk,rst;outputclkout;reg[2:0]a,b;regclkou
lujin0808·2020-08-07 15:59

verilog的代码约束规范的几个重点说明

约束1、建议给信号名添加有意义的前缀或后缀，命名符合常用命名规范（_clk或clk_表示时钟，n表示低电平有效，z表示三态信号，en表示使能控制，rst表示复位）。
fengxu7·2020-08-07 13:06

设计M=20计数器

设计M=20计数器要求：用161计数器芯片，设计一个M=20的计数器，可以用多片上电后，对CLK信号，从0顺序计数到19，然后回绕到0当计数值为19的CLK周期，溢出信号OV输出一个高电平，其他周期OV
bimbamboun·2020-08-07 12:29

设计M=12的计数器

设计M=12的计数器要求：用161计数器芯片，设计一个M=12的计数器上电后，对CLK信号，从0顺序计数到11，然后回绕到0当计数值为11的CLK周期，溢出信号OV输出一个高电平，其他周期OV信号输出0
bimbamboun·2020-08-07 12:29

FPGA那些事儿---驱动VGA电脑显示器显示代码

//top.vmoduletop(clk,rst_n,hsync,vsync,red,green,blue);inputclk;inputrst_n;outputhsync;outputvsync;outputgreen
李家之宝树·2020-08-07 12:04

Vivado IP核clocking wrizard使用指南

3、输入需要的名称1、时钟2，相位3，命名尽量区别开如;clk_50
树桥上多情的kevin·2020-08-07 12:57

stm8 红外解码 使用TL IO中断与定时实现(芯片用103)

yingqiyingqi/article/details/7425047voidEXTI_init(void){EXTI_CR1_PCIS=2;//PC口下降沿触发中断}voidTIM1_init(void){CLK_PCKENR1
Armauk·2020-08-07 12:12

用QuartusII实现半加器、全加器、2-4译码器、BCD码加法器、计数器、交通灯

6、交通灯实现代码modulelight(clk,set,chan,light,out);inputclk,set,chan;outputreg[1:0]light;outputreg[3:0]out;
aai14236·2020-08-07 12:10

BASYS2开发板初学记录（4）——引脚约束

完整程序如下：//管脚约束NET"clk"TNM_NET="clk";TIMESPECTS_clk=PERIOD"clk"20nsHIGH50%;NET"clk"IOS
WilliamYuYuYu·2020-08-07 12:09

Rockchi之RK3288解决MIPI屏黑屏问题

台测试机上测试可用，但不久便传来工厂测试时液晶屏出现黑屏现象，紧接着上次任务，我又继续了无尽头的调试，同样，拿到液晶屏，打开液晶屏的配置文件dts文件.打开查看参数，想起上次修改的是rockchip,dsi_hs_clk
Monster_Ps·2020-08-07 12:10

Testbench（激励）文件的编写：

本文使用的为简单的Led流水灯的例子：led_demo.v//模块moduleled_demo(inputsys_clk,//系统时钟inputsys_rst_n,//系统复位，低电平有效outputreg
Paul_Yu_Zhang·2020-08-07 11:00

Verilog代码设计入门-输入信号IN进行上跳沿捕获的电路

代码设计入门-输入信号IN进行上跳沿捕获的电路软件：Quartus9.1代码如下：————————————————————————————————//moduletop,边沿捕获器代码，moduletop(CLK
NueyLi·2020-08-07 11:21

时间基准电路和带使能的多周期计数器

一.示例部分（1）重点代码：1.时间基准模块modulecnt_sync(CLK,//clockCNTVAL,//countervalueOV);//overflowinputCLK;output[32
EyreG97·2020-08-07 11:10

计数器，ROM和DDS

一．新代码：1.带计数增量输入的计数器：modulecnt_incr(CLK,//clockINCR,//counterincreasevalueCNTVAL);//countervalueinputCLK
EyreG97·2020-08-07 11:10

多周期移位寄存器

示例阶段：一．代码：串入并出移位寄存器：moduleshift_reg_SIPO(RST,//异步复位，高有效CLK,//时钟，上升沿有效EN,//输入数据串行移位使能IN,//输入串行数据OUT);/
EyreG97·2020-08-07 11:10

FPGA配置过程中外部时钟EMCCLK频率确定

最大频率=1/（CLK到输出有
Chauncey_wu·2020-08-07 11:44

51单片机复习：8*8led点阵

列为高低压则通，行为低电压则通，两者同时符合，则对应的灯点亮74H595芯片在我使用的普中51单片机中，其控制行电压，而P0口则控制列电压其有三个引脚，SER(串行数据输入)，SCLK(移位储存器时钟输入)，CLK
weixin_30410119·2020-08-07 10:50

verilog奇数分频器的问题讲解（7分频为例）

先不多哔哔，直接上代码（verilogHDL），代码的后面讲原理modulefenpin3(clk,clk7,rst);inputclk,rst;//设置rst的目的是当rst=1的时候给cnt0和cnt1
@韩跑跑·2020-08-07 10:57

FPGA学习笔记02——数字逻辑电路

1、同步时序逻辑电路同步时序电路中所有存储元件（存储部件：触发器、存储器等）都在时钟CLK的统一控制下
上升沿有效·2020-08-07 10:17

基于px30平台RX809-1的codec声卡芯片的驱动分析

component放入dai链表，component->dai_drv指向rockchip_i2s_dairockchip_i2s_probe1.1:/*clkinit*/i2s->hclk=devm_clk_get
aa图图aa·2020-08-07 10:41

STM8L151 使用硬件SPI驱动W25Q16 Flash

MISO：主模式输入、从模式输出线MOSI：主模式输出、从模式输入线CLK：时钟线NSS：从设备选择引脚，主设备标准IO驱动，并用来区分从设备以STM8L驱动SPIFlashW25Q16为例说明记录下，
jnu_fangzebin·2020-08-07 10:08

计算机硬件系统设计—码表计数器

输入：时钟信号Clk,使能信号En,异步复位Rst。
marsxu626·2020-08-05 20:00

STM32--ADC独立模式多通道DMA采集

staticvoidADC_GPIO_Config(void){GPIO_InitTypeDefGPIO_InitTypeStructure;RCC_APB2PeriphClockCmd(ADC_SMA_GPIO_CLK
tyustli·2020-08-05 14:18

FPGA：0~9999数码管计数

moduletest(seg,dig,clk,rst,key);inputclk;inputrst;inputkey;output[7:0]seg;//数码管段码输出output[7:0]dig;//数码管位码输出
小白来拓荒·2020-08-05 13:58
上一页 21 22 23 24 25 26 27 28 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他