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Linux
DDR3
NandFlash简介
也不会丢失,这类设备,除了Flash,还有其他比较常见的入硬盘,ROM等,与此相对的,易失性就是断电了,数据就丢失了,比如大家常用的内存,不论是以前的SDRAM,DDRSDRAM,还是现在的DDR2,
DDR3
喝醉的毛毛虫
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2020-07-07 14:10
Linux
IBM x3750 M4之IMM管理
Intel至强E5-4600CPU型号XeonE5-4640CPU频率2.4GHzCPU数量4颗制程工艺32nm三级缓存20MBCPU核心1x8核CPU线程数1X16线程扩展槽5×PCI-E3.0x8内存类型
DDR3
kkfloat
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2020-07-07 12:48
服务器技术
Xilinx VIVADO中
DDR3
IP核的使用(1)
VIVADO中migIP的调用与仿真环境的搭建项目简介简述MIGIP建立的步骤MIG自带示例工程的搭建MIG仿真环境的搭建MIG仿真测试模块的代码MIG仿真现象结束语项目简介简述学完了ISE软件对应MIG的使用,接下来我们学习vivado软件对应MIG的使用,因为两个软件对应MIG的使用并不相同,vivado软件的MIG留给用户的接口比较底层,并没有ISE的那么简单易用。所以接下来的文章,我们将利
朽月
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2020-07-06 12:23
FPGA
Xilinx ISE中
DDR3
IP核的使用(1)
ISE中migIP的调用与仿真环境的搭建项目简介简述MIGIP建立的步骤MIG自带示例工程的搭建MIG仿真环境的搭建仿真结果结束语项目简介简述Xilinx的MIGIP核是官方给出的DDR驱动,是一个FPGA工程师由入门更近一步必学的一个IP,因为FPGA本身的优势就是吞吐量特别大,而这一定伴随着内存的操作。Xlinx的软件版本主要有ISE与vivado两个软件,两个软件MIG的使用方法又不一样,接
朽月
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2020-07-06 12:22
FPGA
Xilinx VIVADO中
DDR3
IP核的使用(2)
VIVADO中基于migIP完成
DDR3
的循环测试项目简述MIG接口的简单描述MIGIP的读写时序MIGIP循环校验设计时序MIGIP的读写循环代码测试模块代码仿真现象上板调试结束语项目简述该项目的描述是
朽月
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2020-07-06 12:51
FPGA
**关于DDR的个人总结**
DDR的更新换代目前DDR已经有5代,从DDR1~DDR5,
DDR3
个厂商已逐渐停产,DDR4逐步取代
DDR3
,有的手机厂商甚至已开始使用刚诞生没多久的DDR5。相关定义我们首先要把内存的核心频率、时
还不曾去过倒悬山
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2020-07-06 11:54
硬件的路
Spartan6 LX45上的(串口)UART+DDR3读写操作
XILINX公司率先在FPGA芯片中集成了MCB硬核,它可以支持到
DDR3
,对于用户控制接口以通用FIFO的读写方式,代替复杂的ddr2读写逻辑。以sram的地址映射方式代替复杂的行列地址选择。
xuanwo11
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2020-07-06 09:27
IMX6Q的
DDR3
初始化配置
处理器:IMX6Q5EYM10ADDDR3时钟频率400MHz、528MHzDDR3:NT5CB128M16BP-CG16位667MHz时钟频率1333MHz数据频率相比于Exynos4412的内存,飞思卡尔IMX6的内存比较麻烦,耗费了比较多的时间调试才稳定,当然这也是因为我无缘无故改掉了内存拓扑结构和换了内存芯片型号的原因。飞思卡尔的方案里提供了两种很合适的拓扑方案,这两种方案适用于四片内存芯
xinghuah
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2020-07-06 09:31
Linux驱动
imx6 DDR Stress Test Tool
首先,它可以用来对校准
DDR3
,以便于MMDCPHYdelaysettings和PCB配对来达到最佳的DRAM新能。整个过程是全自动的,因此客户可以在较短的时间内让他们的
DDR3
工作起来。
xinghuah
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2020-07-06 09:31
Linux编程
24端口以太网FPGA的开发板
板卡架构板载FPGA(K7-325T)处理24端口10/100/1000M以太网数据;FPGA外挂4Gbit的
DDR3
颗粒,最大支持800MHz;板载CPU进行系统配置、管理,并与客户端软件通信
孙晓志
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2020-07-06 06:21
DDR布线规则与过程——见过最简单的DDR布线教程
如果不是特别说明,每个步骤中的方法同时适用于DDR1,DDR2和
DDR3
。PCB设计软件以CadenceAllgro16.3为例。文章目录[隐藏]第一步,确定拓补结构
EE林
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2020-07-06 03:03
硬件设计
PCB设计
DDR3
读写仿真
ISE中带有
DDR3
的IP核,可以生成MIG,利用用户接口控制
DDR3
的读写,方便
DDR3
的使用,其自带的工程提供了例子以及仿真,但是其仿真程序比较复杂,可读性很差,不利用实际掌握
DDR3
的理解,因此在这里自己编写
waightman
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2020-07-06 02:13
fpga
FPGA实践教程(七)运用IPcore调用DDR
http://zedboard.org/content/using-ddr-memory-independently-processor2.UG873Chaptet6中,AXICDMAcore有可能调用
DDR3
祥瑞Coding
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2020-07-06 01:55
FPGA
FPGA实践教程
MIG IP控制
DDR3
读写测试
本文设计思想采用明德扬至简设计法。在高速信号处理场合下,很短时间内就要缓存大量的数据,这时片内存储资源已经远远不够了。DDRSDRAM因其极高的性价比几乎是每一款中高档FPGA开发板的首选外部存储芯片。DDR操作时序非常复杂,之所以在FPGA开发中用途如此广泛,都要得意于MIGIP核。网上关于MIG控制DDR的资料很多,因此本文只讲述个人认为较重要的内容。由于MIGIP核用户接口时序较复杂,这里给
weixin_34061042
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2020-07-06 00:37
vivado + hdmi+ddr3(2)--------基于VIVADO的
DDR3
三个时钟
关于
DDR3
仿真平台的搭建,首先我们要了解DDR3IP盒子。
DDR3
的IP盒子是MIG。在我们使用MIG的时候,他所出的位置及其作用我们必须了解。也就是他所出在我们控制的什么位置。
柯西恒等式
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2020-07-06 00:00
【小梅哥FPGA进阶学习之旅】基于Altera FPGA 的DDR2+千兆以太网电路设计
当前在FPGA系统中使用较为广泛的高速大容量存储器有经典速度较低的单数据速率的SDRAM存储器,以及速度较高的双速率DDR、DDR2、
DDR3
型SDRAM存储器,DDR系列的存储器都需要FPGA芯片有对应的硬件电路结构支持
weixin_33749242
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2020-07-05 22:49
Xilinx 7系列例化MIG IP core
DDR3
读写
昨晚找了一下,发现
DDR3
读写在工程上多是通过例化MIG,调用生成IPcore的HDLFunctionalModel。
weixin_33725272
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2020-07-05 22:48
DDR3
详解(以Micron MT41J128M8 1Gb
DDR3
SDRAM为例)
这部分的讲述运用
DDR3
的简化时序图。
DDR3
的内部是一个存储阵列,将数据“填”进去,你可以它想象成一张表格。和表格的检索原理一样,先指定一个行(Row),再指
weixin_30299709
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2020-07-05 20:30
第十章 ZYNQ-MIZ701
DDR3
PS读写操作方案
本编文章的目的主要用简明的方法在纯PS里对
DDR3
进行读写。
p是马甲
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2020-07-05 20:20
基础——ROM, RAM, FLASH, SSD,
DDR3
/4, eMMC, UFS, SD卡, TF卡,相互关系
1.关系ROM,RAM,FLASH闪存,SSD,
DDR3
/4,eMMC,UFS,SD卡,TF卡,这几个名词在手机和电脑等数码产品的参数中经常出现,单独看还明白是什么,放在一块,他们的主要用途和区别有时候会比较混乱
口袋里のInit
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2020-07-05 19:14
计算机基础
(六)Zedboard上面实现
DDR3
的读写操作和BRAM的使用
1.首先介绍一下Zedboard的存储资源在Zedboard板子上面有三个存储器,分别是
DDR3
、QSPI和SD卡,另外在PL端有BlockRAM存储器阵列,为了与DRAM(分布式RAM)区分开,所以叫块
wahahaguolinaiyou
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2020-07-05 19:49
zedboard
zynq视频显示系统设计
1)性能指标Ø分辨率:支持1920x1080p60HZ视频流格式,24位RGB色显示;Ø功能:支持至少3个缓存帧、支持水平垂直方向自动滚屏,支持VGA和HDMI;Ø接口:支持AXIHP接口
DDR3
访问、
u924512005
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2020-07-05 18:31
图象和视频
ISE中使用
DDR3
例程的生成步骤与仿真过程
DDR3
的IP核是FPGA编程中常用的一的IP,今天我们来聊聊
DDR3
的IP怎么仿真。
风中月隐
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2020-07-05 18:39
FPGA
MicroBlaze测试
DDR3
我们在平常的调试过程中尤其在进行大批量数据处理时,经常需要缓存大量的数据,虽然较高级别的FPGA都用于大量的片内BlockRAM,但是在算法较为复杂时,BlockRAM依然显得捉襟见肘,外置的SDRAM容量大成本低,为FPGA扩容提供了良好的平台。Xilinx系列FPGA随软件拥有免费的SDRAM控制器,可以很方便的让用户对FPGA进行缓存扩容,而不用费神于如何控制SDRAM的读写时序和自刷新等繁
Frank~_~FPGA
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2020-07-05 17:12
microblaze
基于MIG控制器的
DDR3
读写控制详解
基于MIG控制器的
DDR3
读写控制详解目的:详细介绍FPGA中基于MIGIP核控制的
DDR3
详细控制及内部逻辑平台:AX7350-Xilinx软件:Vivado2017.41.MIGIP核介绍1.1IP
541板哥
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2020-07-05 16:55
Xilinx
zynq-7000
HPL环境安装、配置及初步优化方案(报告)
Linpack测试过程本机硬件环境为ItemConfigurationServerCPU:IntelXeonE5-2680*2,2.70GHz,32coresMemory:4G*8,
DDR3
,1333MHzHarddisk
似水流年0710
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2020-07-05 16:27
VIVADO MICROBLAZE K7 ADMA用法步骤
3、添加
DDR3
模块,添加mig7。双击进行设置,(下列图中对设置的修改也做截图,未截图为默认配置)说明:(1)、确定DDR接口时钟需要根据a、D
深邃的瞳孔
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2020-07-05 12:29
VIVADO
DDR3
MIG IP核解决方案
信号方向描述app_addr[ADDR_WIDTH-1:0]输入该输入指示当前请求的地址。app_cmd[2:0]输入该输入选择当前请求的命令。app_en输入这是app_addr[],app_cmd[2:0],app_sz和app_hi_pri输入的高有效选通。app_rdy输出此输出表明UI已准备好接受命令。如果在启用app_en时取消断言信号,则必须重试当前的app_cmd和app_addr
shshq0914
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2020-07-05 12:02
XILINX MCB
DDR3
读写操作笔记
xilinxspartan6器件内置硬核MCB(memorycontrollerblock)赛灵思官方文件ug388对利用MCB控制DDR存储器做了详细的介绍(主要在MCBoperation章节)FPGA配置完成以及PLL锁定后,MCB会自动完成初始化和校验。随后就可以进行常规的读写预充电刷新等一般操作。MCB的指令和数据分别缓存在指令FIFO和数据FIFO内。往DDR写入数据时,先将数据写进数据
shimmy_lee
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2020-07-05 11:01
FPGA学习笔记
Xilinx Spartant6
DDR3
IP核的创建
点击next2.第二个界面然后点击next3.第三个界面我们这里不勾选,直接next4.FPGA的原理图,由图可知这块板子的
DDR3
接着FPGA的BANK3最后IP核的设置5.选择
DDR3
时钟的工作频率开发板上的
文鸿开源工作室
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2020-07-05 06:32
FPGA
如何以最低廉的价格(249元!!)组装一台Mac黑苹果主机,垃圾佬极限装机!!
配置单:主板:清华同方G41(支持
ddr3
)+cpu(Q8300)=60元(那个淘宝店买主板送cpu,哪个店铺我忘了,买了一年多了)散热器:9.9包邮显卡:GT310亮机卡20元包邮内存:这里我用的是古董渣士顿
Without lost
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2020-07-05 04:59
装机
FPGA 历险记——xilinx MIG 使用(一)
FPGA历险记——xilinxMIG使用(一)本篇文章主要分享和记录从零开始建立一个
DDR3
控制系统的过程IP核:xilinxMIGDDR3芯片:两颗MT41J256M16RH-125:E,FPGA型号
Asnows
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2020-07-05 03:55
FPGA历险记
FPGA历险记——
DDR3
之带宽、位宽和频率使用
FPGA历险记——
DDR3
之带宽、位宽和频率使用本节主要介绍如何从
DDR3
的芯片选型和FPGA芯片选型来确定MIG的一些参数,一、如何确定
DDR3
芯片的带宽、位宽和最大IO时钟频率这里以芯片PartNumber
Asnows
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2020-07-05 03:55
FPGA历险记
关于AD9371调试笔记
2、存储资源:DDR2/
DDR3
/DDR4。3、接口问题。常规接口是LVDS,最大速率只支持1Gbit,要想速率做的更高就需要JESD204B这样高速串行接口啦。几个要点:1、AD9258输出时钟符
风且行
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2020-07-05 03:12
FPGA
DDR3
MIG生成的ucf直接复制使用在translate步骤约束部分报错问题解决办法
报错内容如下,都是约束出错:ConstraintSystem:58-Constraint
pigyyf
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2020-07-05 01:21
ISE
vivado仿真
ddr3
读写模块
一、假设由vivado创建的DDRIP核名称为“
ddr3
”,则存在如下的目录结构:├─
ddr3
│├─docs│├─example_design││├─par││├─rtl│││└─traffic_gen
mkelehk
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2020-07-04 22:30
FPGA
PL读写
DDR3
实现PS和PL间的数据交互 查表程序
本文介绍一个PL读取
DDR3
的实用程序,查表程序。这个可能也可叫RAM程序吧,把数据表格放置在固定的一段RAM中,PL就可以查表,用于计算。
leon_zeng0
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2020-07-04 21:48
zynq
fpga
DDR3
调试总结
从网上找到了讲解很详细的资料,将需要注意的
DDR3
的读写控制信号减少到6个,还有另外两个
DDR3
输出的两个状态信号,即可实现
DDR3
的实际读写。
kpsuwen
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2020-07-04 20:59
FPGA
如何给mac book pro升级内存
从代数上分,内存条分为ddr,1234.这四种,现在一般常见的是
ddr3
。从hz上分,而在
ddr3
里面又分各种hz。有1333的,1600的,还有其他的hz的。
kkk0526
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2020-07-04 20:34
DDR3
之PCB拓扑结构与DDR布线要求
1.点对点拓扑point-to-pointscheduling该拓扑结构简单,整个网络的阻抗特性容易控制,时序关系也容易控制,常见于高速双向传输信号线;常在源端加串行匹配电阻来防止源端的二次反射。2.菊花链结构daisy-chainscheduling如下图所示,菊花链结构也比较简单,阻抗也比较容易控制。菊花链的特征就是每个接收端最多只和2个另外的接收端/发送端项链,连接每个接收端的stub线需要
雄关迈步
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2020-07-04 20:32
关于
DDR3
时钟和时钟与数据格式的经典分析
前述:对于
DDR3
的时钟说明,在做
DDR3
的存储之前有必要把各个时钟说明白搞明白,下面我讲的是对MIG(Xilinx)的时钟操作使用;clockperiod时钟:在例化K7系列的MIG核时,作者通过仿真发现并且很明确的告诉你
hxs13551803230
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2020-07-04 18:29
FPGA
zynq的三种启动方式(JTAG,SD,QSPI)
本文介绍zynq上三种方式启动文件的生成和注意事项,包括只用片上RAM(OCM)和使用
DDR3
两种情况JTAG方式JTAG方式是调试中最常用的方式,在SDK中在“ProjectExplorer”窗口工程上右键
husipeng86
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2020-07-04 18:03
zynq
MIG IP控制
DDR3
读写测试
本文设计思想采用明德扬至简设计法。在高速信号处理场合下,很短时间内就要缓存大量的数据,这时片内存储资源已经远远不够了。DDRSDRAM因其极高的性价比几乎是每一款中高档FPGA开发板的首选外部存储芯片。DDR操作时序非常复杂,之所以在FPGA开发中用途如此广泛,都要得意于MIGIP核。网上关于MIG控制DDR的资料很多,因此本文只讲述个人认为较重要的内容。由于MIGIP核用户接口时序较复杂,这里给
hhpingyear
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2020-07-04 17:53
FPGA高速接口设计
C6678信号处理板学习资料:基于6U VPX TMS320C6678+XC7K325T 的信号处理板
具体要求如下:11片TMS320C6678模块,DSP外挂
DDR3
,NorFlash,出2路千兆网。2、1片FPGAxc
hexiaoyan827
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2020-07-04 17:04
2020
DDR3
调试总结
DDR3
调试总结本文为原创,转载请注明作者与出处http://blog.csdn.net/hanfei_1/article/details/70546010以前同是
DDR3
的无知少年,由于项目需求、工作需要
hanfei_1
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2020-07-04 17:46
FPGA
Xilinx DDR IP详解与时序分析
DDR3
:使用流程一.配置过程1>首先找到IP核2>选择兼容的片子,这个ddr兼容K7系列的三个片子3>选择ddr34>配置工作时钟部分配置时钟前我们先了解一下
ddr3
的ip核的时钟关系,如下图,共三个时钟
fzhykx
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2020-07-04 16:21
FPGA
DDR3
基础知识学习记录
1参考网址https://wenku.baidu.com/view/08dcbd365727a5e9856a619c.htmlhttps://blog.csdn.net/u014392233/article/details/85016127https://blog.csdn.net/hunan4222/article/details/80623951https://blog.csdn.net/u0
五块钱的方便面
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2020-07-04 13:55
系统维护
ZYNQ学习(一)搭建最小系统 Hello World实验
本次使用的PS资源包括ARMCortex-A9、
DDR3
内存、一个URAT串口。
人无再少年97
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2020-07-04 12:05
第一篇:
DDR3
和mig的介绍
FPGA开源工作室将通过五篇文章来给大家讲解xilinxFPGA使用migIP对
DDR3
的读写控制,旨在让大家更快的学习和应用
DDR3
。
微信公众号:FPGA开源工作室
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2020-07-04 11:00
FPGA
DDR3
千兆以太网(1):接收——RGMII协议和IDDR原语
项目流程图2、模块说明:PC:个人电脑,有网线插槽的即可RJ45接口:板卡上的网线插槽PHY芯片:板卡上的以太网芯片,输入4对差分信号,转换为输出双沿4bit数据信号FPGA:现场可编程逻辑门阵列,主控制器
DDR3
微信公众号:FPGA开源工作室
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2020-07-04 11:58
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