DDR3

快速上手Xilinx DDR3 IP核（2）----MIG IP核的官网例程与读写测试模块（Native接口）

Xilinx也知道我们不会用DDR3，所以提供了一个exampledesign给你学习，怎么样？惊不惊喜？意不意外？（实
孤独的单刀·2021-12-06 21:44

XIlinx MIG 控制DDR3 SO-DIMM内存条（二）：MIG IP核学习

目录1简介2IP核自定义2.1设置IP核参数2.1.1PinCompatibleFPGAs2.1.2MemorySelection2.1.3ControllerOptions2.1.4AXIParameter2.1.5MemoryOptions2.1.6FPGAOptions2.1.7ExtendedFPGAOptions2.1.8IOPlanningOptions2.1.9PinSelectio
w0shishabi·2021-11-28 22:56

01、DDR3的IP核生成时的流程和时钟区分

-01一、硬件平台win10+vivado2020.2芯片：xc7z100ffg900-2二、具体流程生成IP的流程如下：1、选择例化IP的数量；2、同类型引脚封装的FPGA型号，可以不用管；3、选择DDR3
科神的FPGA学习工坊·2021-11-24 13:09

米联客FDMA及其控制器代码逐行讲解，全网最细，不接受反驳

米联客FDMA及其控制器代码逐行讲解，全网最细，不接受反驳对于做图像处理的兄弟来说，图像缓存是基本操作，一般是图像三帧缓存于DDR3，然后再读出显示，DDR3操作很复杂，所以Xilinx官方出了个MIG
健康奶·2021-11-16 14:41

Xilinx FPGA平台DDR3设计保姆式教程（5）DDR3仿真篇

汇总篇：XilinxFPGA平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了目录一、ExampleDesign二、添加仿真文件三、Testbench的编写一、ExampleDesign每当我们例化了一个
FPGA大叔·2021-11-13 14:44

Xilinx平台DDR3设计保姆式教程（3）MIG IP核使用教程及DDR读写时序

----------------------------------------------------------------------------------------汇总篇：Xilinx平台DDR3
FPGA大叔·2021-11-09 21:01

Xilinx平台DDR3设计保姆式教程（汇总篇）——看这一篇就够了

鉴于笔者最初接触DDR3时，被MIG那一堆信号搞得一脸懵逼，网上各种查资料的艰难回忆，决定借鉴大佬们的经验结合笔者自己的理解，整理一篇DDR3设计指南，通俗易懂，2小时速成！
FPGA大叔·2021-11-07 14:43

Xilinx平台DDR3设计保姆式教程（2）DDR3各时钟频率及带宽分析

xilinx平台DDR3设计（2）DDR3各时钟频率及带宽分析前言：对FPGA而言，时钟就是脉搏，必须理解透彻！
FPGA大叔·2021-11-07 14:32

Xilinx平台DDR3设计保姆式教程（1）DDR3基础简介

xilinx平台DDR3设计（1）DDR3简介如果我们只是拿来用ddr搬砖，那么它就简单，知道IP怎么使用就好，但是要想知其所以然，理论知识是必备的，这也是我们初学者所欠缺的东西，慢慢修炼吧！
FPGA大叔·2021-11-07 11:23

基于Vivado MIG IP核的DDR3控制器(DDR3_CONTROL)

一、前言由于DDR3的控制时序相当复杂，为了方便用户开发DDR3的读写应用程序，Xilinx官方就提供了一个MIG（MemoryInterfaceGenerator）IP核，它可以为用户生成一个DDR3
耐心的小黑·2021-09-20 16:45

大叔的FPGA学习之路③视频接口模块项目

KeyWords：cameralink、PCIe、DDR3、视频模块项目要求1路PCIe2.0×4自适应接口；支持Cameralink视频采集，时钟100MHz，采集缓存不小于80MB，图像特征为250Hz
FPGA大叔·2021-09-12 17:19

电脑内存介绍（精心整理）

一：内存的分类目前市场上主流的是DDR家族的，有DDR，DDR2，DDR3和DDR4四种类型，每次更新，内存频率和内存时序都在不断增加。1.1DDR3DDR3
C_Xurn·2021-09-11 23:55

如何以最低廉的价格(249元！！)组装一台Mac黑苹果主机，垃圾佬极限装机！！

图片发自App图片发自App图片发自App图片发自App图片发自App图片发自App主板清华同方G41（支持ddr3）+cpu(Q8300)=60元（那个淘宝店买主板送cpu，哪个店铺我忘了，买了一年多了
Withoutlost·2021-06-26 03:18

Mac mini 2012款“折腾”手记

某宝上入手了一台MD387，型号A1347，初始配置，i5-3210-2.5Ghz，4G内存DDR3，HDD500G-SATA，显卡IntelGMA4000，4个USB3.0，HDMI，还有一众其他接口
博望虾·2021-06-23 10:42

黑苹果 ACER v3-571g os x 10.13安装经验及驱动 完美

MobileDualCoreIntelCorei5-3210M,2900MHz(29x100)主板名称AcerAspireV3-571G主板芯片组IntelPantherPointHM77,IntelIvyBridge系统内存3988MB(DDR3
吉利_e168·2021-06-09 11:37

DDR3总结笔记

博主的微信公众号：FPGA动力联盟博主的个人微信：fpga_start博客原文链接：DDR3总结笔记该篇文章记录了基于FPGA的DDR3开发所需要的一些细节，一方面是对自己工作的详细总结，方便日后遗忘了重新查阅
FPGA动力联盟·2021-06-05 22:46

DDR3 SPD修改记录

需求背景:DDR3内存颗粒由原来的2Gb*9(其中1颗为ECC颗粒)替换为三星和镁光的4Gb*9(此项目的内存颗粒是直接焊在主板上，Processor:IntelSilvermontAtomProcessor
0xFFFFFFF0·2021-04-17 12:19

X86平台内存SPD部分理解备忘

在配置内存时候需要配置内存SPD数据DDR3内存LPDDR3x一般参考DDR3SPDspecDDR4内存LPDD4x内存根据平台的PDG，为细则难理解的东西就是要下功夫理解不图快，//20210201如何理解
Robins_Iee·2021-01-30 10:55

FPGA开发笔记（三）外部DDR3添加与QSPI Flash烧写

之前系统microblaze使用的是本地存储BRAM，空间有限，因此添加外部存储系统DDR3；QSPIFlash将程序固化到开发板上，使开发板每次重启时自动烧写程序新建工程—选择artya7开发板—创建
一颗修行千年的葱·2020-12-30 22:59

sk hynix 固态硬盘 管理_256G固态硬盘哪个品牌的好？不妨看看这个

马威尔主控这款SSD采用的是Marvell的主流SATASSD主控，SK海力士的DDR3缓存。
weixin_39614276·2020-12-18 15:08

Xilinx 2020.1 MIG核读写DDR3内存，新建工程时配置MIG核的完整步骤

本文以XC7A35TFGG484-2这款芯片为例，采用米联客FPGA开发板，用MIG核驱动DDR3内存。
巨大八爪鱼·2020-12-17 23:56

Xilinx MIG核读写DDR3内存，连续读写内存的正确方法（时序）及代码

关于Xilinx2020.1新建工程时配置MIG核的完整步骤，请参阅：https://blog.csdn.net/ZLK1214/article/details/111349678MIG核里面有两个通道：命令通道和数据通道。这两个通道是相互独立的，互不影响。命令通道：要发送的命令由ddr3_app_cmd指定（0号命令是写内存，1号命令是读内存），ddr3_app_en拉高就开始发送命令。数据通道
巨大八爪鱼·2020-12-12 22:35

【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据

理论部分VDMA可以把AXI4-Stream类型的视频流通过S2MM，写入到DDR3中，反之也可以通过MM2S读入到VDMA接口的外设中。通过内嵌FPGA逻辑分析仪进行观察数据。
RZJM_PB·2020-09-16 20:07

linux网络之数据包的接受过程

网卡收包从整体上是网线中的高低电平转换到网卡FIFO存储再拷贝到系统主内存（DDR3）的过程，其中涉及到网卡控制器，CPU，DMA，驱动程序，在OSI模型中属于物理层和链路层，如下图所示。
Cliff Yang·2020-09-16 14:40

Freescale 设备树DDR3引脚复用初始化

imxq6VERSION=4PATCHLEVEL=1SUBLEVEL=15设备树初始化结构//E:\workProject\kernel_imx\arch\arm\mach-imx\busfreq-imx.cstaticstructplatform_driverbusfreq_driver={.driver={.name="imx_busfreq",.owner=THIS_MODULE,.of_m
2z1c·2020-09-16 09:50

硬件性能总结

DDR3:频率1.333GHZ，每秒最大内存读取速度8GB/s。读取一次耗时60纳秒，约180个指令周期（实际会一次取多个数据缓存到CPUCache里），耗时高不是由于DDR3的速度慢
游戏猫·2020-09-16 02:27

FPGA DDR3 Demo的测试和自建仿真平台

一.Demo的测试：新建完一个DDR3的IP核后，在core的MY_DDR3_example_design的simulation文件夹里面有README.txtREADME里面会有提示你需要有哪些步骤。
文鸿开源工作室·2020-09-15 05:56

Vivado中Block Memory Generator IP核的使用V8.4

coregeneratorVivado的IPcatalog中关于存储单元的IP在Memories&StorageElements中，MemroyInterfaceGenerator没有用过，应该是用于生成DDR2/DDR3
风中少年01·2020-09-15 05:48

你来抓我啊

网络基础：电脑参数：cpu：品牌：inter、ADM.型号：酷睿corei3i5i7，奔腾pentiumDE、G.内存：类型：DDR3、DDR3L（低压）、DDR4.硬盘：500G、1TB.转速：5400
a17853481576·2020-09-14 18:48

DDR3总结笔记

该篇文章记录了基于FPGA的DDR3开发所需要的一些细节，一方面是对自己工作的详细总结，方便日后遗忘了重新查阅，另一方面希望所有读了这篇文章的人都能够掌握DDR3开发所需的基本知识。
小青菜哥哥·2020-09-14 13:29

DDR3详解（以Micron MT41J128M8 1Gb DDR3 SDRAM为例）

这部分的讲述运用DDR3的简化时序图。DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Co
njuitjf·2020-09-14 07:52

怎么独立使用Modelsim进行工程仿真

后因一篇modulsim的DDR3仿真，带入了
hucc0706·2020-09-13 19:53

基于FPGA的图像中值滤波原理与实现

本次项目的简述如下：PC机通过千兆以太网发送到FPGA开发板中，然后经过中值滤波缓存进DDR3中，最后经过DD
朽月·2020-09-13 17:48

DDR3之带宽、位宽和频率使用（MIGIP核里面的时钟结构）

一、如何确定DDR3芯片的带宽、位宽和最大IO时钟频率这里以芯片PartNumber：MT41J256M16RH-125:E为例，打开芯片的数据手册，会找到如下所示的介绍：IO时钟频率：根据PartNumber
亦可西·2020-09-13 17:40

记altera ddr3 controller ip配置调试

配置ip参数要按照ddr的datasheet来配置仿真环境先读懂示例工程的仿真环境直接copyddr的testmemorymodule要写自己的avalondata_wr_ad控制模块再写testbeach下载调试详细记录如下：1.熟悉ddr基础知识1.1地址线复用概念bankraw行地址column列地址例如：以下图1GB(128Mx64)为例addr[13:0]raw地址为13bitcolum
ltfysa·2020-09-13 17:15

纷争四起!2007年主板技术及芯片组发展回顾

回顾2007年的主板技术及芯片组产品，最值得观注的就是英特尔的Bearlake系列芯片组发布、DDR3内存技术应用及整合芯片组发展迅猛。特别值得一提的是，2007年是整合芯片组更新换代较
caows·2020-09-13 14:46

DDR3的设计出现[Synth 8-5396]警告

DDR3警告，BD文件连线问题图片:原本ddr3的bd文件的设计如下图：出现的警告：修改后的设计如下：
yu_jianyi·2020-09-13 04:06

DDR,DDR2,DDR3区别

DDR是一种继SDRAM后产生的内存技术，DDR，英文原意为“DoubleDataRate”，顾名思义，就是双数据传输模式。之所以称其为“双”，也就意味着有“单”，我们日常所使用的SDRAM都是“单数据传输模式”，这种内存的特性是在一个内存时钟周期中，在一个方波上升沿时进行一次操作(读或写)，而DDR则引用了一种新的设计，其在一个内存时钟周期中，在方波上升沿时进行一次操作，在方波的下降沿时也做一次
wangshh03·2020-09-12 17:58

DDR和DDR2，DDR3，区别在那里

严格的说DDR应该叫DDRSDRAM，人们习惯称为DDR，部分初学者也常看到DDRSDRAM，就认为是SDRAM。DDRSDRAM是DoubleDataRateSDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。SDR
kangjiarong·2020-09-12 17:14

DDR3和DDR2和DDR的工作原理及技术区别

DDR2与DDR的区别（1）DDR的定义：严格的说DDR应该叫DDRSDRAM，人们习惯称为DDR，部分初学者也常看到DDRSDRAM，就认为是SDRAM。DDRSDRAM是DoubleDataRateSDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系。SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传
之由·2020-09-12 17:11

计算机内存带宽详解

DDR3作为D
WTHunt·2020-09-12 06:53

主板接口

其他如内存也从DDR升级到最新的DDR3，CPU供电接口也从4PIN扩展到8PIN等。本文将对主流主板上的各种接口进行详细介绍，这些知识是主板维修的基础。CPU
pcliuguangtao·2020-09-12 06:29

笔记本电脑如何选购并安装内存条

现在在内存分为|DDR、DDR2、DDR3的代数。如今一般的内存都是三代，即DDR3，而DDR3与DDR3L又不同，DDR3L是低压的意思，即1.35V，而DDR3是1.5V。
Smallactive·2020-09-12 03:02

华硕VC60踩坑记 - 垃圾佬的冒险经历

（修好了也容易再坏）但是很多外设都还能正常使用，有如CPU（i3-2310m）、内存（DDR3）、硬盘（固态128G）、网卡（intel7620）；折合下来也值个几百块吧，为了不浪费这些闲置资
HsOjo·2020-09-11 22:29

FPGA的速率等级和温度等级

对于不同的速率等级，在芯片的指标上有很大的差异，例如xilinxK7FPGA的DDR3性能：手册中看到，不同速率等级芯片在性能上差异还是很大的。
恋天的风·2020-09-10 18:21

基于 stratix iv 的DDR3协议剖析与调试

基于stratixiv的ddr3说明工程可调否？搜集板卡资料。配库，看文档写ppt.写下怎么讲ddr3那个代码。（怎么用ip）代码看完连板子。确切的是stratixiv的ddr3控制器设计。
one_u_h·2020-09-10 16:18

Arria 10上进行DDR3管脚分配

本文介绍下DDR3的管脚分配，其它系列的DDR管脚分配也基本一样的。
huan09900990·2020-09-10 14:27

【原创】Altera：A10 DDR3 IP核配置教程

【原创】Altera：A10DDR3IP核配置教程本文为明德扬原创文章，转载请注明出处！  本次分享的是基于Altera的A10DDR3的IP核配置具体操作。关于DDRIP核的接口配置，参考的是avalon-mm协议，想要了解更多关于avalon-mm协议，大家可以查看的相关资料。一、新建工程  用Quartus18版本新建一个工程，可命名为“A10_ddr3_test”（如下图所示）。  这里我
MDYFPGA·2020-09-10 11:57

AXI接口的MIG测试【MIZ7035学习】

主要目的是学习：PL端的DDR3接口GTX用作PCIE接口SFP接口HDMI接口SD卡和eMMC共存情况下的PetaLinux主要就是这些了。
vacajk·2020-08-25 17:25

数字 IC 技能树之（19）了解 DDR3 的时序协议

了解DDR3的时序协议，这里，我们只需要了解一些概念即可。实际设计中，DDR3的操作可以通过MIGIP来进行控制读写，比较容易，要是再通过CPU进行控制，那简直就没有硬件的事情了。
新芯时代·2020-08-25 16:24
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