FPGA; 第21页

VHDL实验：基于有限状态机实现秒表

思路分析：参考知乎上的这篇文章FPGA|FiniteStateMachine有限状态机，对比两种状态机：1.Mealy型状态机2.Moore型状态机：从这两张图上看，这两种状态机的唯一区别在于决定输出的是什么

非洲蜗牛·2023-12-18 08:20

FPGA引脚分配的问题

今天在做一个FPGA的实验时，在引脚分配时失败了，出现了如下报错：我当时分配的引脚是PIN_AE19，然而奇怪的是我之前并未分配这个引脚，我使用的开发工具是QuartusII9.1WebEdition，

非洲蜗牛·2023-12-18 08:20

GoWin FPGA, GPIO--- startup1

一个Bank只能用一个电压，假如同一个Bank，在引脚里设置不同的电压，编译不过。解释说明2.错误引脚限制以上编译设置会导致编译错误。

Kent Gu·2023-12-18 08:50

FPGA简易加减法计算器设计

题目要求：（1）设计10以内的加减法计算器。（2）1个按键用于指定加法或减法，一个用于指定加数或被加数，还有两个分别控制加数或被加数的增加或减少。（3）设置的结果和计算的结果用数码管显示。本实验我还是将其视作Mealy型向量机，具体的见我之前关于秒表的内容：VHDL实验：基于有限状态机实现秒表按照题目意思，有4个键是必不可少的，但我还是决定增加两个推键，本实验状态图如下：S0：初态模式，所有数码管

非洲蜗牛·2023-12-18 08:16

【INTEL（ALTERA）】Agilex7 FPGA Development Kit DK-DK-DEV-AGI027RBES 编程/烧录/烧写/下载步骤

DK-DEV-AGI027RBES的编程步骤：将USB电缆插入USB端口J8（使用J10时，DIPSWITCHSW5.3（DK-DEV-AGI027RES和DK-DEV-AGI027R1BES）和SW8.3（DK-DEV-AGI027RB和DK-DEV-AGI027-RA）应关闭）。将DIP开关SW2设置为[on：off：off：X]（第4位无关）。您可以遵循已在硬件上验证的这种组合：SW1=开/

神仙约架·2023-12-18 03:37

【FPGA】电梯楼层显示（简易）

前言这是作者室友的项目，本来不管作者事儿的，但是后来听到说是室友去网上找人花了80块买了个劣质的，不仅是从CSDN上抄的，而且使用的板子还不符合室友的要求。可叹作者心软啊，顺便给室友做了。在代码实现部分会给出设计理念和分析，整体资源可以直接下载压缩包（手机端依然看不到，还是不知道为什么）。题目需求及分析需求基于双向计数器设计一个电梯楼层显示电路说明：设计多层电梯楼层显示电路。电梯每经过一层，“楼层

Akiiiira·2023-12-18 03:03

【Xilinx】开发环境（七）- vitis开发环境-开发工程构建

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。

有意思科技·2023-12-18 02:17

【Xilinx】开发环境（六）- vitis开发环境介绍和安装

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。

有意思科技·2023-12-18 02:16

xilinx原语介绍及仿真——ODELAYE2

IOB、IDELAYE2、ILOGIC、OLOGIC进行了讲解，还剩下ISERDESE2、OSERDESE2、ODELAYE2原语，本文对ODELAYE2进行讲解，该原语只有HPbank才有，即7系列FPGA

电路_fpga·2023-12-18 00:51

xilinx原语详解及仿真——OSERDESE2

1、概括OSERDESE2 OSERDESE2（OutputParallel-to-SerialLogicResources是7系列FPGA器件中的专用并串转换器，具有特定的时钟和逻辑资源。

电路_fpga·2023-12-18 00:51

xilinx原语介绍及仿真——IDDR

IDDR的主要功能就是将输入的双沿信号转换为单沿信号输出给FPGA内部逻辑进行使用，IDDR位于通1中的ILOGICE部分，在讲解IDDR使用前，需要了解ILOGICE的结构及功能。

电路_fpga·2023-12-18 00:21

xilinx原语详解及仿真——ODDR

1、OLOGIC OLOGIC块位于IOB的内侧，FPGA内部信号想要输出到管脚，都必须经过OLOGIC。

电路_fpga·2023-12-18 00:21

基于FPGA的HDMI编码模块设计——OSERDESE2

前文通过ODDR实现了HDMI数据编码的单沿与双沿采样的转换，如下图1所示：图1ODDR实现单沿转双沿上图先通过拼接逻辑和并串转换，将10位并行数据先转换为2路串行数据，然后通过ODDR将两路串行的单沿数据转换为1路双沿采样的串行数据。Xilinx还存在一个原语，可以直接将并行的单沿数据转换为串行的双沿采样数据，与ODDR复用相同的硬件资源OLOGIC，就是OSERDESE2原语。前文

电路_fpga·2023-12-18 00:21

verilog基本语法-case语句-译码电路，编码电路，选择器电路

这些都是使用FPGA的过程中经常用到的，但是容易忽视他的设计原理。本节通过基本的verilog语句来测试这些电路的构造原理。使用case

q511951451·2023-12-18 00:20

轻松搭建FPGA开发环境：第三课——Vivado 库编译与设置说明

工欲善其事必先利其器，很多人想从事FPGA的开发，但是不知道如何下手。既要装这个软件，又要装那个软件，还要编译仿真库，网上的教程一大堆，不知道到底应该听谁的。

千宇宙航·2023-12-18 00:49

视频数据卡设计方案：120-基于PCIe的视频数据卡

产品固化FPGA逻辑，实现PCIe的连续采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发，如连续信号采集、数据处理算法、网络通讯等，开发效率高、难度小。

hexiaoyan827·2023-12-18 00:49

基于FPGA的HDMI编码模块设计（包含工程源文件）

前文已经通过FPGA实现了TMDS视频编码的算法，也对单沿数据采样转双沿数据采样的ODDR原语做了详细讲解和仿真验证，本文将这些模块结合，设计出HDMI编码模块，在HDMI接口的显示器上显示一张图片

电路_fpga·2023-12-18 00:19

FPGA-篮球计分计时器的设计

这次的任务相对上次来说代码书写的更为规范和简洁任务一、篮球计分器功能：按照篮球赛赛制进行设计。须具有24秒倒计时功能，十二分钟计时功能，暂停功能，进球计分功能（1分，2分，3分）等。可再自由发挥。要求：比分与计时须在数码管实时显示，显示状态可通过按键或者拨码开关切换，计分可通过按键进行设计（不限制）。设计：sw1暂停sw224秒倒计时sw3显示计时或者得分key01分key12分key23分key

Vuko-wxh·2023-12-17 18:38

【FPGA】两位显示任意进制计数器（最高100进制）

最近在搞数电实验，其中主要以FPGA去实现。关于这篇文章，主要也就是心血来潮想分享一下，实际上也没什么难度，所以就随便写写，顺便把原码发出来。有具体问题的话可以直接dd作者，看到了会回的。

Akiiiira·2023-12-17 18:36

【FPGA】综合设计练习题目

前言这是作者这学期上的数电实验期末大作业的题目，综合性还是十分强的，根据组号作者是需要做“4、篮球比赛计分器”，相关代码会在之后一篇发出来，这篇文章用于记录练习题目，说不定以后有兴趣或者有时间了回来做做。题目汇总题目中的基本要求必须实现，可根据现实生活添加功能使得设计更真实可用。1、数字秒表（初级）设计一个能显示“00~59”的数字秒表。该秒表还具有停振、计数、保持及复位的功能。补充说明：这个在上

Akiiiira·2023-12-17 18:36

【FPGA】篮球比赛计分器

前言相比之前的秒表，这个题目的难度略有提升，虽然总体架构还是基于计数器的设计，但是需要添加其他的模块，还是有些挑战性的。在代码实现部分会给出设计理念和分析，整体资源可以直接下载压缩包（手机端依然看不到，还是不知道为什么）。题目需求及分析需求(1)可以进行不同分值的得分计数；(2)用LED等表示裁判给出的犯规类型；(3)可以显示当前领先队伍编号；(4)用循环彩灯设计啦啦队加油信号。分析1、可以进行不

Akiiiira·2023-12-17 18:32

西南科技大学数字电子技术实验六（智力竞赛抢答器的设计及FPGA实现）FPGA部分

一、实验目的进一步掌握D触发器，分频电路，多谐振荡电器，CP时钟脉冲元等单元电路的设计。二、实验原理三、程序清单（每条语句必须包括注释或在开发窗口注释后截图）逻辑代码：modulecontend(inputwireclk,rst,start,inputwire[3:0]k,outputreg[3:0]led);always@(posedgeclkornegedgerst)beginif(!rst)

Myon⁶·2023-12-17 17:33

基于FPGA的数字时钟设计与实现（含源码）

随着数字电子技术的不断发展，基于FPGA（现场可编程门阵列）的数字时钟设计方案逐渐成为了一种流行的选择。

Tony小周·2023-12-17 16:34

FPGA——spi代码篇

一、FPGA开发SPI基础为了避免每次SPI驱动重写，直接参数化，尽量一劳永逸。SPImaster有啥用呢，你发现各种外围芯片的配置一般都是通过SPI配置的，只不过有三线和四线。

我来挖坑啦·2023-12-17 15:57

课设：FPGA音频均衡器 verilog设计及仿真加报告

FPGA音频均衡器：将音频处理发挥到极致引言：随着音频技术的不断进步和音乐产业的飞速发展，人们对于音质的要求越来越高。

QQ_778132974·2023-12-17 09:25

Quartus 18.1软件及支持包安装教程

安装前最好关闭电脑的杀毒软件和防火墙安装包可以到Quartus官网下载需要的版本，注意选择操作系统Quartus官网：FPGA设计软件-英特尔®Quartus®Prime(intel.cn)下载解压后以管理员的身份运行

春风沂水丶·2023-12-17 09:52

西南科技大学数字电子技术实验六（智力竞赛抢答器的设计及FPGA实现）预习报告

一、计算/设计过程说明：本实验是验证性实验，计算预测验证结果。是设计性实验一定要从系统指标计算出元件参数过程，越详细越好。用公式输入法完成相关公式内容，不得贴手写图片。（注意：从抽象公式直接得出结果，不得分，页数可根据内容调整）设计思路：抢答器能正常运行的前提是主持人按下允许装置上的允许抢答装置，为实现这一功能需要将主持人的开关接到4D触发器的复位端。为实现当其中一位选手抢答成功后，其他选手不能继

Myon⁶·2023-12-17 08:07

基于FPGA的AM调制系统

摘要：本系统由FPGA、串口屏、DAC模块和AD831组成。FPGA通过调用宏功能模块NCO，按照输入时钟50MHz，产生相应频率正弦信号输出，共产生两路，一路为调制信号，另一路为载波信号。

彭宏喜·2023-12-17 02:51

高云GW1NSR-4C开发板M3核RT-Thread应用

的Nano版本MCU工程在\EMPU(GW1NS-4C)_V1.2\ref_design\MCU_RefDesign\Keil_RefDesign\rt_thread_nano\PROJECT目录下，FPGA

SDAU2005·2023-12-17 02:50

CASE_05 基于FPGA的DDS信号发生器

该系类博客序言和资源简介可浏览该博客：PREFACEFPGA经典案例序言快速了解该系列博客的内容与可用资源。

比特FPGA·2023-12-17 01:36

FMCJ458_基于JESD204B的1路0-9G信号发生器 FMC子卡

评估板由通过ADS7-V2EBZ提供的现场可编程门阵列(FPGA)夹层卡(FMC)电源供电。该板还

hexiaoyan827·2023-12-17 00:34

【INTEL（ALTERA）】Agilex7 FPGA Development Kit DK-DEV-AGI027R1BES编程/烧录/烧写/下载步骤

DK-DEV-AGI027R1BES的编程步骤：将外部USBBlasterII连接到J10-外部JTAG接头。将交换机SW5.3设置为ON（首次）。打开英特尔®Quartus®PrimeProEdition软件编程工具。单击硬件设置，然后选择USBBlasterII。将硬件频率设置为16000000Hz，并取消选中链扫描时自动调整频率框。单击关闭。单击自动检测并选择MAX10设备，单击确定。右键单

神仙约架·2023-12-16 23:33

FPGA | Verilog基础语法

这里写自定义目录标题Case语句系统任务$dumpfile|为所要创建的VCD文件指定文件名。$dumpvar|指定需要记录到VCD文件中的信号$fscanf$fread菜鸟教程连接Case语句case(case_expr)condition1:true_statement1;condition2:true_statement2;……default:default_statement;endcas

Ruoyo176·2023-12-16 23:03

【FPGA/verilog -入门学习9】verilog基于查找表的8位格雷码转换

本文参考：FPGA杂记5——格雷码转换设计-CSDN博客1，什么是查表法，做什么用，有什么好处查找表（Look-Up-Table）查找表，简单说，就是一个预先存储好结果的数据表通过访问这张预先存储好结果的数据表

王者时代·2023-12-16 23:25

【FPGA/verilog -入门学习11】verilogTestbench中的文本文件写入，读出，打印等操作

本文参考：Verilog中的系统任务（显示/打印类）--$display，$write，$strobe，$monitor-CSDN博客Verilog：parameter、localparam的区别和用法-CSDN博客Verilog的系统任务----$fopen、$fclose和$fdisplay，$fwrite，$fstrobe，$fmonitor_verilogfopen-CSDN博客Veril

王者时代·2023-12-16 23:25

【FPGA/verilog -入门学习5】verilog中的genrate for 和for 以及数组的用法

本文参考：veriloggenerate语法总结-CSDN博客Verilog数组赋值_笔记大全_设计学院for的用法在Verilog中，generatefor和for都是用于循环的结构，但是它们具有不同的应用场合和语义。for循环：for循环主要用于行为描述（behavioraldescription），通常用于描述算法或数学运算。for循环在仿真时执行，因此，任何在for循环中使用的变量都必须是

王者时代·2023-12-16 23:55

【FPGA/verilog -入门学习8】verilog格雷码与二进制互相转换-公式法

本文参考：数字电路基础知识——格雷码和二进制码的转换的算法和Verilog实现_格雷码和二进制的转换电路-CSDN博客需求:熟悉二进制与格雷码的互转方法1，4位格雷码转二进制使用公式法，按位列出二进制的每一位的对应关系发现bin3=gray3bin2=gray3xorgray2=bin3xorgray2bin1=gray3xorgray2xorgray1=bin2xorgray1bin0=gray

王者时代·2023-12-16 23:55

MDIO读写控制实验

PHY芯片，完成了差分信号与数字信号之间的转换，是fpga与网口之间通信的桥梁。在以太网通信中，设备之间的物理层链路均由PHY芯片建立。

核桃_warrior·2023-12-16 23:23

FPGA | Modelsim仿真

生成vcdmodelsim可以生成vcd文件，假设测试文件为test，内部例化的顶层命名为top.在运行仿真之前终端输入如下代码。vcdadd-filemyvcdfile.vcd-r/test/u_rec_intra_top/*#add-filemyvcdfile.vcd指定vcd文件-r|将内部所有信号添加然后运行仿真，关闭仿真就可以在工程文件夹下看到myvcdfile.vcd了。打开vcd查看

Ruoyo176·2023-12-16 23:51

【FPGA/verilog -入门学习7】条件判断if与分支判断case语句的语法介绍

需求使用if和case产生格雷码//*条件判断if与分支判断case语句的语法介绍需求使用if和case产生格雷码*//`timescale1ns/1psmodulevlg_design(input[3:0]i_data,outputreg[3:0]o_data,outputreg[3:0]o_datac);always@(*)beginif(4'b0000==i_data)o_data<=4'b

王者时代·2023-12-16 23:19

FPGA巩固基础：秒表的设计

设计要求：6位8段数码管，低三位显示毫秒计数，最高位显示分钟，其余两位显示秒计数。开始案件与暂停按键，复位按键直接全部归零。扩展部分：每计满一次，led移位一次。框图设计：思路讲解：首先按键信号经过消抖再用，然后把产生的标志信号传给控制模块，由于控制逻辑很简单就把这部分控制逻辑放进“数据产生模块中了”；然后把数码管与led接口模块interface放进去。按理来讲，应该重新定义个接口模块再把led

核桃_warrior·2023-12-16 23:49

基于FPGA的图像RGB转CIE-Lab实现,包含testbench和MATLAB辅助验证程序

.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1RGB颜色空间4.2CIE-Lab颜色空间4.3RGB转CIE-Lab算法原理5.算法完整程序工程1.算法运行效果图预览将FPGA

简简单单做算法·2023-12-16 18:22

【MATLAB教程案例98】基于混沌序列的图像加解密matlab仿真,并进行各类攻击测试

欢迎订阅《FPGA学习入门100例教程》、《MATLAB学习入门100例教程》目录1.软件版本2.基于混沌序列图像加解密算法的理论概述

fpga和matlab·2023-12-16 18:52

AG16K MCU ARM Cortex M3

AGMAG16KMCU器件是FPGA+MCU的SoC单芯片产品。FPGA单元具有16KLEs的逻辑资源，MCU为硬核ARMCortexM3。

Embeded_FPGA·2023-12-16 16:35

安路IP核应用举例(OSC、UART)

1.OSC(内部振荡器)按照Project->NewProject顺序新建工程后，后按照Tools->IPGenerator顺序，创建IP核，如下图：安路FPGA的内置OSC振荡模块频率可选30MHz、

SDAU2005·2023-12-16 16:57

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