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FPGA;Verilog
【【
FPGA
之 MicroBlaze XADC 实验】】
FPGA
之MicroBlazeXADC实验VivadoIP核提供了XADC软核，XADC包含两个模数转换器（ADC），一个模拟多路复用器，片上温度和片上电压传感器等。
ZxsLoves
·
2023-12-06 12:12
FPGA学习
fpga开发
【
FPGA
】Vivado开发流程（基于2018.3版本）
基本流程：①设计定义②设计输入③分析综合④功能仿真⑤布局布线⑥分析性能1.启动软件双击Vivado图标即可启动Vivado软件。2.创建工程①QuickStart组包含有CreateProject（创建工程）OpenProject（打开工程）OpenExampleProject（打开实例工程）。②Tasks组包含有ManageIP（管理IP）OpenHardwareManager（打开硬件管理器）
龙王山的眺望者
·
2023-12-06 09:34
FPGA
fpga开发
xilinx系列
FPGA
基于VIVADO的pin delay列表生成说明
目录1概述2示例平台3操作说明4注意事项xilinx系列
FPGA
基于VIVADO的pindelay列表生成说明1概述本文用于讲诉xilinx系列
FPGA
基于VIVADO的pindelay列表生成说明，以及一些注意事项
风中月隐
·
2023-12-06 08:44
FPGA
fpga开发
pin
delay
Vivado 综合属性实用命令
演示使用的Vivado版本：2018.3
FPGA
芯片型号：xc7a35tfgg484-2本篇博文，建议在电脑端网页/pad上查看~综合阶段综合设置综合设置的打开方式：注意：凡是出现在综合设置区的设置均为全局设置
在路上-正出发
·
2023-12-06 02:38
XILINX
FPGA
开发经验专栏
XILINX
FPGA
Vivado
综合约束
VIVADO仿真功能系列
版权声明：本文为CSDN博主「
FPGA
Designer」的原创文章，遵循CC4.0BY-SA版权协议，转载请附上原文出处链接及本声明。
杏儿黄
·
2023-12-06 02:07
#
Xilinx/FPGA
xilinx
Vivado
使用Git进行Vivado版本控制
前言 学习
FPGA
也有一段时间了，现在工程相较于以前，一个工程的可能所需要占据的空间有几百兆甚至更大，也在想着有没有什么好的办法来管理这些工程。
black_pigeon
·
2023-12-06 02:37
工具使用
git管理vivado
Vivado版本控制
Vivado版本控制如果您有幸进入
FPGA
领域，那么会遇到版本控制问题，本文讲解的是如何用git进行Vivado进行版本控制。
神州永泰
·
2023-12-06 02:34
FPGA
fpga开发
【risc-v】易灵思efinix
FPGA
riscv嵌入式软件源码分享
系列文章目录分享一些
fpga
内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。
神仙约架
·
2023-12-05 23:59
efinix
fpga开发
risc-v
易灵思
efinix
【Intel/Altera】 全系列
FPGA
最新汇总说明，持续更新中
前言2023年11月14日英特尔
FPGA
中国技术日，Intel刚发布了新的
FPGA
系列，官网信息太多，我这里结合以前的信息，简单汇总更新一下，方便大家快速了解Intel/Altera
FPGA
家族。
神仙约架
·
2023-12-05 23:59
INTEL（ALTERA）
FPGA
fpga开发
INTEL
Altera
System
Verilog
基础：并行块fork-join、join_any、join_none（一）
相关阅读System
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12517449.html?
日晨难再
·
2023-12-05 21:33
SystemVerilog基础
fpga开发
数字IC
硬件工程
Verilog
SystemVerilog
Verilog
基础：$time、$stime和$realtime系统函数的使用
相关阅读
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html$time、$stime和$realtime这三个系统函数提供了返回当前仿真时间方法
日晨难再
·
2023-12-05 21:33
#
系统函数与系统任务
Verilog基础
fpga开发
数字IC
Verilog
硬件工程
Verilog
基础：编译指令`timescale
相关阅读
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
·
2023-12-05 21:57
Verilog基础
数字IC
fpga开发
硬件工程
Verilog
Vivado时序收敛技术（一） Baseline基础理论
FPGA
Times如何知道该约束哪些时钟？ 使用report_clock_networks指令或使用约束向导来查看有哪些主时钟需要约束和输入的主时钟是否被约束。report_clock
yundanfengqing_nuc
·
2023-12-05 21:56
FPGA
Vivado时序分析概念setup time, hold time
Vivado时序分析概念setuptime,holdtimereferenceWhatisSetupandholdtimeinan
FPGA
?
dengyindai1024
·
2023-12-05 21:54
波形文件(wlf,vcd,fsdb,shm,vpd)的区别
在
verilog
和system
verilog
等逻辑仿真的过程中，最关心的就是最后生成的波形是如何，我们才能根据波形去具体分析。
Bug_Killer_Master
·
2023-12-05 16:20
技术百科
fpga开发
用
FPGA
实现四通道、全频率 GNSS RF 接收器-用于卫星的精确定位
用
FPGA
实现四通道、全频率GNSSRF接收器-用于卫星的精确定位概念全球导航卫星系统（英文：GlobalNavigationSatelliteSystem，GNSS），又称全球卫星导航系统，是能在地球表面或近地空间的任何地点为用户提供全天候的
OpenFPGA
·
2023-12-05 11:59
fpga开发
从合成需求分解
FPGA
性能的核算实例
从合成性能需求：带宽、采样速率、
FPGA
时钟速率、通道数量、波束数量、缓存时间，推算
FPGA
计算资源、传输带宽以及内存容量的一个简要核算实例。提供了需要考虑的因素及核算方法。
CyberInversion
·
2023-12-05 10:54
fpga开发
算法
matlab
FPGA
_单引脚输入输出-三态
FPGA
_单引脚输入输出-三态以常见的I2C协议通讯方式讲解，SDA线既可以接收数据也可以发送数据，I2C发送写控制命令，在空闲状态时，我们给I2C数据方向控制（sda_dir）信号赋值高电平，将sda
自小吃多
·
2023-12-05 09:48
FPGA
fpga开发
笔记
易灵思
FPGA
烧写EFINIX 芯片下载使用步骤
易灵思
FPGA
烧写EFINIX芯片步骤下面介绍在易灵思软件和下载器驱动都安好后，如何进行程序下载的使用步骤。1.首先把支持易灵思下载的下载器USB线连接好电脑，且电脑识别到正确的驱动。
rui22
·
2023-12-05 09:16
软件使用
fpga开发
易灵思下载器EFINIX
FPGA
高速JTAG编程线USB仿真器驱动安装详细使用步骤
易灵思EFINIXUSB下载器驱动安装详细步骤易灵思EFINX是优秀的国产
FPGA
公司之一，下面是下载器的驱动安装详细步骤。如果不会使用可以跟着步骤操作即可。
rui22
·
2023-12-05 09:46
驱动安装
fpga开发
「
Verilog
学习笔记」占空比50%的奇数分频
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网根据题意7分频，实际上是第一次电平变化经历了4个上升沿+3个下降沿，第二次电平变化是4个下降沿+3个上升沿，所以用两个计数器就行了
KS〔学IC版〕
·
2023-12-05 09:44
Verilog学习笔记
学习
笔记
Verilog
安路Anlogic
FPGA
下载器的驱动安装教程
安路
FPGA
下载器驱动安装教程安路
FPGA
下载器：EN-ALC10,是一款高性能
FPGA
下载线（编程器），支持安路的开发软件TDS和全系列
FPGA
芯片下载编程，支持全速USB2.0与电脑进行数据通信，通过
rui22
·
2023-12-05 09:09
驱动安装
软件使用
fpga开发
[
Verilog
语法]：===和!==运算符使用注意事项
[
Verilog
语法]：===和!==运算符使用注意事项1，===和!==运算符使用注意事项2，3，1，===和!==运算符使用注意事项参考文献：1，[System
Verilog
语法拾遗]===和!
向兴
·
2023-12-04 20:31
Verilog语法
练习十一：简单卷积器的设计
，卷积器的设计，RTL：con1.v4，前仿真和后仿真，测试信号：test_con1.v5，A/D转换器的
Verilog
HDL模型所需要的技术参数，RTL代码adc.v5.1问题：这个文件没找到，待解决中
向兴
·
2023-12-04 20:59
Verilog数字系统设计教程
fpga开发
芯片设计
【【
FPGA
之 MicroBlaze 自定义IP核 之 呼吸灯实验】】
FPGA
之MicroBlaze自定义IP核之呼吸灯实验通过创建和封装IP向导的方式来自定义IP核，支持将当前工程、工程中的模块或者指定文件目录封装成IP核，当然也可以创建一个带有AXI4接口的IP核，用于
ZxsLoves
·
2023-12-04 19:21
FPGA学习
fpga开发
tcp/ip
网络协议
FPGA
学习笔记【封装自定义IP核】
AXI接口的自定义IP核为了更方便地使用外部接口驱动或进行系统级的设计时，可以考虑将RTL设计打包制作成自定义的IP核，Vivado会自动生成相关的IP核接口；或者为了在ZYNQ中使用AXI总线将硬核与
FPGA
内 鬼
·
2023-12-04 19:19
FPGA
嵌入式
fpga
Xilinx
Vivado
Vivado & Modelsim联合进行UVM仿真指南
在下方的Compilation栏中，点击
Verilog
options右侧的…按钮，添加D:/Program_F
一只迷茫的小狗
·
2023-12-04 16:44
vivado
uvm
FPGA
fpga开发
Vivado
uvm
【软件分享】脱离Vivado建立单独仿真环境软件
原创网络交换
FPGA
,网址：https://www.eet-china.com/mp/a251158.html在进行
FPGA
项目开发时，经常需要使用第三方仿真工具进行仿真，如果每次都需要从Vivado调用第三方仿真工具则会比较麻烦
喵喵苗
·
2023-12-04 16:14
fpga开发
【Altera】Cyclone10
FPGA
DDR3使用
DDRIP核配置调试及遇到的问题读写仲裁时序问题1.拉高read后，wait一直没反应问题2.DDR校正不过的一个可能性延伸学习开发板Intel官方提供c10的开发套件：Intel®Cyclone®10GX
FPGA
DevelopmentKit
神仙约架
·
2023-12-04 15:14
INTEL（ALTERA）
FPGA
fpga开发
fpga
-mif文件生成
要存储断电保存的数据时，就涉及到ROM数据存储，在
fpga
中，涉及到的相关格式有*.hex，*.mif，*.coe。
ethanismyname
·
2023-12-04 15:14
FPGA
fpga
mif
查表
正弦查表
分享几个电视颜色测试图形卡
介绍本文分享几个常见的电视颜色测试图形卡和一段matlab程序，完成JPG转
FPGA
烧写文件，便于把彩色图片预装载到
FPGA
内。电视颜色测试图形卡一种专业检测电视显示效果的工具。
神仙约架
·
2023-12-04 15:44
电视
fpga
rom 初始化文件的一些心得
目录可能遇到的问题问题解决方案rom的初始化用途文件类型如何生成初始化文件示例AlteraXilinx可能遇到的问题问题altera
FPGA
的rom找不到初始化文件，编译过程会提示类似的问题Error(
神仙约架
·
2023-12-04 15:43
学习
fpga开发
FPGA
项目（9）——基于
FPGA
的交通灯设计
首先，简要阐述一下本次设计所实现的基本功能。系统输入两组时钟，一个是50M时钟，一个是1HZ时钟，另外，系统还有一个复位信号，一个拨码开关信号。输出两组LED灯，分别表示东西方向、南北方向的红绿灯。每组灯为6位宽，表示各个方向的红、黄、绿灯。示意图如下所示：要实现：东西方向红灯亮，南北方向绿灯亮，保持35S；东西方向红灯亮，南北方向黄灯亮，保持5S；东西方向绿灯亮，南北方向红灯亮，维持35S；东西
嵌入式小李
·
2023-12-04 14:20
fpga开发
嵌入式硬件
加法器的实现
verilog
实现加法器，从底层的门级电路级到行为级，本文对其做出了相应的阐述。1、一位半加器所谓半加器就是有两个输入，两个输出，不考虑进位。
li_li_li_1202
·
2023-12-04 14:00
oneApi实现并⾏排序算法
oneAPI的目标是提供一个统一的编程模型，使开发人员能够使用相同的代码在不同类型的硬件上进行并行计算，包括CPU、GPU、
FPGA
和其他加速器。
think-weige
·
2023-12-04 12:51
排序算法
oneapi
算法
计算机基础（1）——
Verilog
语法入门
为了能够跟上课程进度，提前了解一些
Verilog
语法是很有必要的。
苍山有雪，剑有霜
·
2023-12-04 10:24
学习笔记
Verilog
计算机基础
fpga开发
FPGA
UltraScale GTH 全网最细讲解，aurora 8b/10b编解码，HDMI视频传输，提供2套工程源码和技术支持
目录1、前言免责声明2、我这里已有的GT高速接口解决方案3、详细设计方案设计框图视频源选择ADV7611解码芯片配置及采集动态彩条视频数据组包UltraScaleGTH全网最细解读UltraScaleGTH基本结构参考时钟的选择和分配UltraScaleGTH发送和接收处理流程UltraScaleGTH发送接口UltraScaleGTH接收接口UltraScaleGTHIP核调用和使用数据对齐视频
9527华安
·
2023-12-04 09:14
FPGA
GT
高速接口
菜鸟FPGA图像处理专题
fpga开发
音视频
UltraScale
GTH
高速接口
aurora
8b/10b
【硬件学习之路】
而我的工作岗位是助理工程师，主要是学习绘制原理图，板上测试，
FPGA
代码的调试等。
HIHTMYATBA
·
2023-12-04 07:21
学习
fpga开发
硬件工程
【开发工具】分享一下我PC上装的
FPGA
工程师开发工具
目录前言1.Xilinx2.Altera3.Efinix4.Lattice二、仿真工具三、科研工具四、辅助工具1.硬件开发2.软件开发3.效率工具总结有喜欢
FPGA
开发的同学可以关注我一下，这里会经常分享一些
神仙约架
·
2023-12-04 06:48
学习
fpga开发
【risc-v】易灵思efinix
FPGA
sapphire_soc IP配置参数分享
系列文章目录分享一些
fpga
内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。
神仙约架
·
2023-12-04 06:48
riscv
efinix
fpga开发
risc-v
【BUG】ERROR Place 1115 Unroutable Placement
项目场景：使用Xilinx
FPGA
时遇到下面的这个问题ERROR:Place:1115-UnroutablePlacement!
神仙约架
·
2023-12-04 06:48
xilinx
fpga开发
bug
【risc-v】易灵思efinix
FPGA
riscv 时钟配置的一些总结
系列文章目录分享一些
fpga
内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。
神仙约架
·
2023-12-04 06:44
riscv
risc-v
富贵险中求：1月21日股票推荐
富贵险中求：1月21日股票推荐603398邦宝益智【投资机会】国产宇航级
FPGA
芯片亮相：据媒体报道，北京微电子技术研究所日前成功研制出国内首个自主可控的宇航用千万门级高性能高可靠
FPGA
(现场可编程门阵列
股海海风
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2023-12-04 05:03
hdlbits系列
verilog
解答（真值表）-50
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述本节我们学习用真值表来描述组合逻辑的行为，通过真值表我们将组合逻辑的每一种输入和输出对应值都罗列出来。
zuoph
·
2023-12-04 02:25
verilog语言
fpga开发
数字逻辑电路基础-组合逻辑电路之加法器
文章目录一、加法器二、
verilog
源码三、综合及仿真结果一、加法器本文介绍数字逻辑电路中常用的基础组合逻辑电路加法器。它是处理器内部ALU算术逻辑单元的基础构件。
zuoph
·
2023-12-04 02:25
数字电路
fpga开发
数字逻辑电路基础-组合逻辑电路之4位加减法器
文章目录一、4位加减法器二、
verilog
源码三、综合及仿真结果一、4位加减法器本文在上一篇加法器的基础上，更进一步介绍如何实现4位加减法器。在计算机中如何表示负数呢？
zuoph
·
2023-12-04 02:18
数字电路
fpga开发
国防科技大学孙志刚：时间敏感网络数据平面关键技术
其团队自2019年开始研究TSN网络，基于开源的OpenTSN平台推出了枫林一号开源TSN芯片和一系列的产品，其芯片的
Verilog
代码是公开的。该开源平台也得到了主机厂、科研机构的合作和推广。
Mike吕
·
2023-12-04 00:24
汽车以太网
汽车
网络
linux tsn网络,openTSN
一、OpenTSN简介OpenTSN是基于FAST架构设计的TSN集成验证环境，主要设计目标包括：(1)基于
FPGA
实现支持802.1AS、802.1Qbv，802.1Qch，802.1Qci等TSN核心功能的交换机原型
项木咄
·
2023-12-04 00:54
linux
tsn网络
Open TSN 3.2之TSNSwitch3.2内部TSS模块
FPGA
代码笔记（一）
一.TSS(TimingSensitiveSwitch，时间敏感交换)模块总体介绍整个架构划分为五大部分逻辑：网络输入处理逻辑、网络输出处理逻辑、控制输入处理、控制输出处理以及内部处理逻辑。二.网络输入处理逻辑详解网络输入处理逻辑主要包括：NRX(网络接收)模块,FPA(帧解析)模块,IBI(输入缓存接口)模块这三部分。内部组成框图和代码RTL视图如下1.网络输入处理之NRX(NetworkRX，
汤圆好吃
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2023-12-04 00:51
Open
tsn
时间敏感网络
Open
tsn3.2
笔记
fpga
网络
网络协议
「
Verilog
学习笔记」自动贩售机2
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网自动贩售机中可能存在的几种金额：0，0.5，1，1.5，2，2.5，3。
KS〔学IC版〕
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2023-12-03 12:21
Verilog学习笔记
学习
笔记
Verilog
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