FPGA;Verilog 第29页

基于FPGA的视频接口之高速IO（CML）

FPGA的高速IO接口GTX，可完美覆盖CML的速度范围。应用应

Eidolon_li·2023-12-19 10:26

超低延时4K级可定制化专业视觉计算平台

4K30ISPIP，ISP延时0.7ms>内置GigEvisionIP支持GigEVision2.0、GenICamV2.4.0标准，支持用户自定义XML描述文件>内置工业机器视觉行业标准的U3visonIP>基于FPGA

深圳信迈科技DSP+ARM+FPGA·2023-12-19 10:23

建立SOPC工程后软件编译时报错rwdata is not within region ram解决办法

工程时使用了片上的存储器（onchipmemory）作为CPU（NIOSII）的程序和数据存储器，存储器的大小设置为4096，此时硬件编译能通过，在开发软件时，eclipse报错如下：c:/intelfpga

向阳花木木·2023-12-19 10:10

vscode

blog.csdn.net/weixin_39693437/article/details/112221622代码片段iStyle格式整理https://github.com/0qinghao/istyle-verilog-formatter

黄埔数据分析·2023-12-19 08:01

「Verilog学习笔记」交通灯

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduletriffic_light(inputrst_n,//异位复位信号

KS〔学IC版〕·2023-12-19 08:16

FPGA时序分析与时序约束(二)——时钟约束

时序路径三、时序约束的方式三、时钟约束3.1主时钟约束3.2虚拟时钟约束3.3衍生时钟约束3.4时钟组约束3.5时钟特性约束3.6时钟延时约束一、时序约束的步骤上一章了解了时序分析和约束的很多基本概念（FPGA

STATEABC·2023-12-19 08:45

ug871 Lab1

实验步骤Step1：创建一个新的工程点击VitisHLS的图标在HLS界面上点击CreateProject输入项目名字为fir_prj将项目目录修改为E:\FPGA\UG871\Lab1点击Next指定

伏羲天源·2023-12-19 03:51

【NI-RIO入门】扫描模式

于NIKB摘录所有CompactRIO设备都可以访问CompactRIO扫描引擎和LabVIEWFPGA。CompactRIO904x系列是第一个引入DAQmx功能的产品线。

東方神山·2023-12-19 02:07

FPGA直方图操作

直方图概念和分类图像直方图用作数字图像中色调分布的图形表示。它绘制了每个色调值的像素数。通过查看特定图像的直方图，观看者将能够一目了然地判断整个色调分布。图表的水平轴代表色调变化，而垂直轴代表该特定色调的像素总数。水平轴的左侧表示暗区，中间表示中间色调值，右侧表示亮区。纵轴表示在每个区域中捕获的区域大小（像素总数）。因此，非常暗图像的直方图的大部分数据点将位于图的左侧和中心。相反，具有很少黑暗区域

OpenFPGA·2023-12-19 01:06

京微齐力：基于H7的平衡控制系统（一、姿态解析）

H7P20N0L176-M2H12、MPU6050四、理论简述五、程序设计1、Cordic算法2、MPU6050采集数据3、fir&iir滤波4、姿态解算六、资源消耗&工程获取七、总结前言很久之前，就想用纯FPGA

千歌叹尽执夏·2023-12-19 00:44

Xilinx 7系列FPGA时钟篇(2)_时钟区域简介

作者：XiaoQingCaiGeGe原文链接上一篇介绍了7系列FPGA的整体时钟架构，FPGA是由很多个时钟区域组成，时钟区域之间可以通过ClockBackbone和CMTBackbone来统一工作。

苏十一0421·2023-12-18 22:55

西南科技大学数字电子技术实验五（用计数器设计简单秒表）FPGA部分

4.学会用FPGA实现本实验内容。

Myon⁶·2023-12-18 22:27

AMD 自适应和嵌入式产品技术日

tiger119·2023-12-18 19:11

2019-08-28

FPGA时序分析基础时钟的建立时间和保持时间时钟沿建立时间和保持时间之间的关系建立时间（）是指在时钟上升沿到来之前数据必须保持稳定的时间，保持时间（）是指在上升沿到来以后数据必须保持稳定的时间。

monogolue·2023-12-18 18:23

基于visual studio的verilog环境搭建

VScode无法自动调用iverilog检错问题_vscodeiverilog-CSDN博客一款轻量级verilogHDL开发方案（一）vscode+iverilog搭建开发环境-知乎(zhihu.com

周小天..·2023-12-18 15:12

[Verilog] Verilog 操作符与表达式

主页：元存储博客文章目录前言1.操作符2.操作数3表达式总结前言1.操作符图片来源：https://www.runoob.com/Verilog语言中使用的操作符包括：算术操作符：加法(+)、减法(-)

元存储·2023-12-18 09:09

[Verilog] Verilog 数值表示

主页：元存储博客文章目录前言1.整数表示1.1整数数据类型1.2整数转换函数2.负数表示3.实数表示4.逻辑电平表示5.逻辑值表示6.字符表示法7.字符串表示前言Verilog中，可以使用多种方式表示数值

元存储·2023-12-18 09:39

转 [Verilog] Quartus II 13.0下载安装和HelloWorld

主页：元存储博客转载自https://blog.csdn.net/qq_38113006/article/details/121569176文章目录总结一、前言QuartusII是Altera的FPGA

元存储·2023-12-18 09:39

[Verilog] Verilog 数据类型

元存储博客文章目录前言1.bit类型2.reg类型3wire类型4integer类型5real类型6parameter类型7enum类型8array类型9向量类型10time类型11string类型前言在Verilog

元存储·2023-12-18 09:38

紫光FPGA学习之常见报错

紫光pangodesignsuite报错：一、4005:[D:/**/rtl/burstORsingle.v(linenumber:47)]Logicforddr_head_addr_rrdoesnotmatchastandardflip-flop.看来看去都没有发现这个定义没有问题呀，检查发现：原来代码：always@(posedgei_clkornegedgerst_n)beginif(!rs

@晓凡·2023-12-18 08:49

紫光FPGA DDR3 IP使用和注意事项（axi4协议）

紫光DDR3IP使用对于紫光ddr3IP核的使用需要注意事情。阅读ddrip手册：1、注意：对于写地址通道，axi_awvalid要一直拉高，axi_awready才会拉高。使用的芯片型号时PG2L100H-6FBG676，不同的型号IP核接口和axi的握手协议也不一样（一定要注意），这点要注意，这也给我挖了一个很大的坑，一把心酸一把泪啊。下图是上板之后通过debug和jtag_hubIP核抓取的

@晓凡·2023-12-18 08:42

FPGA设计与实战之时钟及时序简介1

文章目录一、时钟定义二、基本时序三、总结一、时钟定义我们目前设计的电路以同步时序电路为主，时钟做为电路工作的基准而显得非常重要。简单的接口电路比如I2C、SPI等，复杂一点接口比如Ethernet的MII、GMII等接口，它们都有一个或多个时钟信号。那么什么是时钟信号？它有哪些特性和参数呢？如上图所示，时钟信号简单而言是一种具有特定频率和确定占空比的周期性重复的数字信号。时钟通常具有以下参数：频率

zuoph·2023-12-18 08:22

VHDL实验：基于有限状态机实现秒表

思路分析：参考知乎上的这篇文章FPGA|FiniteStateMachine有限状态机，对比两种状态机：1.Mealy型状态机2.Moore型状态机：从这两张图上看，这两种状态机的唯一区别在于决定输出的是什么

非洲蜗牛·2023-12-18 08:20

FPGA引脚分配的问题

今天在做一个FPGA的实验时，在引脚分配时失败了，出现了如下报错：我当时分配的引脚是PIN_AE19，然而奇怪的是我之前并未分配这个引脚，我使用的开发工具是QuartusII9.1WebEdition，

非洲蜗牛·2023-12-18 08:20

GoWin FPGA, GPIO--- startup1

一个Bank只能用一个电压，假如同一个Bank，在引脚里设置不同的电压，编译不过。解释说明2.错误引脚限制以上编译设置会导致编译错误。

Kent Gu·2023-12-18 08:50

「Verilog学习笔记」流水线乘法器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulemulti_pipe#(parametersize=4)(inputclk

KS〔学IC版〕·2023-12-18 08:18

FPGA简易加减法计算器设计

题目要求：（1）设计10以内的加减法计算器。（2）1个按键用于指定加法或减法，一个用于指定加数或被加数，还有两个分别控制加数或被加数的增加或减少。（3）设置的结果和计算的结果用数码管显示。本实验我还是将其视作Mealy型向量机，具体的见我之前关于秒表的内容：VHDL实验：基于有限状态机实现秒表按照题目意思，有4个键是必不可少的，但我还是决定增加两个推键，本实验状态图如下：S0：初态模式，所有数码管

非洲蜗牛·2023-12-18 08:16

SystemVerilog语言之约束的技巧和技术

约束的技巧和技术常用的随机函数$random()//平均分布，反回32位有符号的随机数$urandom()//平均分布，返回32位无符号随机数$urandom_range()//在指定范围内的平均分布使用$urandom_range函数initialbeginbit[31:0]data[3];data[0]=$urandom_range(0,10);//0~10data[1]=$urandom_r

芯芯之火，可以燎原·2023-12-18 05:54

【INTEL（ALTERA）】Agilex7 FPGA Development Kit DK-DK-DEV-AGI027RBES 编程/烧录/烧写/下载步骤

DK-DEV-AGI027RBES的编程步骤：将USB电缆插入USB端口J8（使用J10时，DIPSWITCHSW5.3（DK-DEV-AGI027RES和DK-DEV-AGI027R1BES）和SW8.3（DK-DEV-AGI027RB和DK-DEV-AGI027-RA）应关闭）。将DIP开关SW2设置为[on：off：off：X]（第4位无关）。您可以遵循已在硬件上验证的这种组合：SW1=开/

神仙约架·2023-12-18 03:37

【FPGA】电梯楼层显示（简易）

前言这是作者室友的项目，本来不管作者事儿的，但是后来听到说是室友去网上找人花了80块买了个劣质的，不仅是从CSDN上抄的，而且使用的板子还不符合室友的要求。可叹作者心软啊，顺便给室友做了。在代码实现部分会给出设计理念和分析，整体资源可以直接下载压缩包（手机端依然看不到，还是不知道为什么）。题目需求及分析需求基于双向计数器设计一个电梯楼层显示电路说明：设计多层电梯楼层显示电路。电梯每经过一层，“楼层

Akiiiira·2023-12-18 03:03

【Xilinx】开发环境（七）- vitis开发环境-开发工程构建

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。

有意思科技·2023-12-18 02:17

【Xilinx】开发环境（六）- vitis开发环境介绍和安装

此系列博客，仅对Xilinx平台PS端（ARM部分）开发做介绍，不对PL(FPGA)做过多介绍。

有意思科技·2023-12-18 02:16

xilinx原语介绍及仿真——ODELAYE2

IOB、IDELAYE2、ILOGIC、OLOGIC进行了讲解，还剩下ISERDESE2、OSERDESE2、ODELAYE2原语，本文对ODELAYE2进行讲解，该原语只有HPbank才有，即7系列FPGA

电路_fpga·2023-12-18 00:51

xilinx原语详解及仿真——OSERDESE2

1、概括OSERDESE2 OSERDESE2（OutputParallel-to-SerialLogicResources是7系列FPGA器件中的专用并串转换器，具有特定的时钟和逻辑资源。

电路_fpga·2023-12-18 00:51

TMDS算法原理及Verilog HDL实现（附带源代码及仿真激励文件）

1、TMDS编码规则 TMDS是最小化差分传输的简称，实际上就是一种编码规则，主要是适用于HDMI接口、DVI接口的视频图像编码。TMDS编码规则是将8比特的像素数据转换成10比特数据，这10比特数据的前8比特是由原始8位像素数据通过异或运算或者同或运算得到，如果前8比特采用同或运算得到，那么第9比特为0，如果前8比特数据是由原始8比特像素数据通过异或运算得到，那么第9比特为1。第10比特是

电路_fpga·2023-12-18 00:21

xilinx原语介绍及仿真——IDDR

IDDR的主要功能就是将输入的双沿信号转换为单沿信号输出给FPGA内部逻辑进行使用，IDDR位于通1中的ILOGICE部分，在讲解IDDR使用前，需要了解ILOGICE的结构及功能。

电路_fpga·2023-12-18 00:21

xilinx原语详解及仿真——ODDR

1、OLOGIC OLOGIC块位于IOB的内侧，FPGA内部信号想要输出到管脚，都必须经过OLOGIC。

电路_fpga·2023-12-18 00:21

基于FPGA的HDMI编码模块设计——OSERDESE2

前文通过ODDR实现了HDMI数据编码的单沿与双沿采样的转换，如下图1所示：图1ODDR实现单沿转双沿上图先通过拼接逻辑和并串转换，将10位并行数据先转换为2路串行数据，然后通过ODDR将两路串行的单沿数据转换为1路双沿采样的串行数据。Xilinx还存在一个原语，可以直接将并行的单沿数据转换为串行的双沿采样数据，与ODDR复用相同的硬件资源OLOGIC，就是OSERDESE2原语。前文

电路_fpga·2023-12-18 00:21

通过按键消抖讲解可综合for循环

VerilogHDL的for循环与其余语言的for循环含义完全不一样，VerilogHDL的for循环一般都是为了简化书写而存在的，下面以一个按键消抖的模块进行说明，其实按键消抖并且检测按键是否被按下的原理很简单

电路_fpga·2023-12-18 00:51

verilog基本语法-case语句-译码电路，编码电路，选择器电路

这些都是使用FPGA的过程中经常用到的，但是容易忽视他的设计原理。本节通过基本的verilog语句来测试这些电路的构造原理。使用case

q511951451·2023-12-18 00:20

轻松搭建FPGA开发环境：第三课——Vivado 库编译与设置说明

工欲善其事必先利其器，很多人想从事FPGA的开发，但是不知道如何下手。既要装这个软件，又要装那个软件，还要编译仿真库，网上的教程一大堆，不知道到底应该听谁的。

千宇宙航·2023-12-18 00:49

视频数据卡设计方案：120-基于PCIe的视频数据卡

产品固化FPGA逻辑，实现PCIe的连续采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发，如连续信号采集、数据处理算法、网络通讯等，开发效率高、难度小。

hexiaoyan827·2023-12-18 00:49

基于FPGA的HDMI编码模块设计（包含工程源文件）

前文已经通过FPGA实现了TMDS视频编码的算法，也对单沿数据采样转双沿数据采样的ODDR原语做了详细讲解和仿真验证，本文将这些模块结合，设计出HDMI编码模块，在HDMI接口的显示器上显示一张图片

电路_fpga·2023-12-18 00:19

FPGA-篮球计分计时器的设计

这次的任务相对上次来说代码书写的更为规范和简洁任务一、篮球计分器功能：按照篮球赛赛制进行设计。须具有24秒倒计时功能，十二分钟计时功能，暂停功能，进球计分功能（1分，2分，3分）等。可再自由发挥。要求：比分与计时须在数码管实时显示，显示状态可通过按键或者拨码开关切换，计分可通过按键进行设计（不限制）。设计：sw1暂停sw224秒倒计时sw3显示计时或者得分key01分key12分key23分key

Vuko-wxh·2023-12-17 18:38

【FPGA】两位显示任意进制计数器（最高100进制）

最近在搞数电实验，其中主要以FPGA去实现。关于这篇文章，主要也就是心血来潮想分享一下，实际上也没什么难度，所以就随便写写，顺便把原码发出来。有具体问题的话可以直接dd作者，看到了会回的。

Akiiiira·2023-12-17 18:36

【FPGA】综合设计练习题目

前言这是作者这学期上的数电实验期末大作业的题目，综合性还是十分强的，根据组号作者是需要做“4、篮球比赛计分器”，相关代码会在之后一篇发出来，这篇文章用于记录练习题目，说不定以后有兴趣或者有时间了回来做做。题目汇总题目中的基本要求必须实现，可根据现实生活添加功能使得设计更真实可用。1、数字秒表（初级）设计一个能显示“00~59”的数字秒表。该秒表还具有停振、计数、保持及复位的功能。补充说明：这个在上

Akiiiira·2023-12-17 18:36

【FPGA】篮球比赛计分器

前言相比之前的秒表，这个题目的难度略有提升，虽然总体架构还是基于计数器的设计，但是需要添加其他的模块，还是有些挑战性的。在代码实现部分会给出设计理念和分析，整体资源可以直接下载压缩包（手机端依然看不到，还是不知道为什么）。题目需求及分析需求(1)可以进行不同分值的得分计数；(2)用LED等表示裁判给出的犯规类型；(3)可以显示当前领先队伍编号；(4)用循环彩灯设计啦啦队加油信号。分析1、可以进行不

Akiiiira·2023-12-17 18:32

西南科技大学数字电子技术实验六（智力竞赛抢答器的设计及FPGA实现）FPGA部分

一、实验目的进一步掌握D触发器，分频电路，多谐振荡电器，CP时钟脉冲元等单元电路的设计。二、实验原理三、程序清单（每条语句必须包括注释或在开发窗口注释后截图）逻辑代码：modulecontend(inputwireclk,rst,start,inputwire[3:0]k,outputreg[3:0]led);always@(posedgeclkornegedgerst)beginif(!rst)

Myon⁶·2023-12-17 17:33

基于FPGA的数字时钟设计与实现（含源码）

随着数字电子技术的不断发展，基于FPGA（现场可编程门阵列）的数字时钟设计方案逐渐成为了一种流行的选择。

Tony小周·2023-12-17 16:34

「Verilog学习笔记」可置位计数器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecount_module(inputclk,inputrst_n

KS〔学IC版〕·2023-12-17 15:04

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