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Linux
FPGA;Verilog
CASE_05 基于
FPGA
的DDS信号发生器
该系类博客序言和资源简介可浏览该博客：PREFACE
FPGA
经典案例序言快速了解该系列博客的内容与可用资源。
比特FPGA
·
2023-12-17 01:36
fpga
verilog
vhdl
FMCJ458_基于JESD204B的1路0-9G信号发生器 FMC子卡
评估板由通过ADS7-V2EBZ提供的现场可编程门阵列(
FPGA
)夹层卡(FMC)电源供电。该板还
hexiaoyan827
·
2023-12-17 00:34
2020
嵌入式
FMC子卡
信号发生器
FIFO的
Verilog
设计（三）——最小深度计算
文章目录前言一、FIFO的最小深度写速度快于读速度写速度等于或慢于读速度二、举例说明1.FIFO写时钟为100MHz，读时钟为80Mhz情况一：一共需要传输2000个数据，求FIFO的最小深度情况二：100个时钟写入80个数据，1个时钟读1个数据，求FIFO的最小深度情况三：100个时钟写入80个数据，3个时钟读1个数据，求FIFO的最小深度三、什么情况下不太需要考虑FIFO的最小深度FIFO的设
AIBCI_05
·
2023-12-16 23:35
#
#
常用数字电路模块
fpga开发
【INTEL（ALTERA）】Agilex7
FPGA
Development Kit DK-DEV-AGI027R1BES编程/烧录/烧写/下载步骤
DK-DEV-AGI027R1BES的编程步骤：将外部USBBlasterII连接到J10-外部JTAG接头。将交换机SW5.3设置为ON（首次）。打开英特尔®Quartus®PrimeProEdition软件编程工具。单击硬件设置，然后选择USBBlasterII。将硬件频率设置为16000000Hz，并取消选中链扫描时自动调整频率框。单击关闭。单击自动检测并选择MAX10设备，单击确定。右键单
神仙约架
·
2023-12-16 23:33
INTEL（ALTERA）
FPGA
intel
altera
FPGA
|
Verilog
基础语法
这里写自定义目录标题Case语句系统任务$dumpfile|为所要创建的VCD文件指定文件名。$dumpvar|指定需要记录到VCD文件中的信号$fscanf$fread菜鸟教程连接Case语句case(case_expr)condition1:true_statement1;condition2:true_statement2;……default:default_statement;endcas
Ruoyo176
·
2023-12-16 23:03
#
FPGA学习笔记
fpga开发
FPGA
Verilog
【
FPGA
/
verilog
-入门学习9】
verilog
基于查找表的8位格雷码转换
本文参考：
FPGA
杂记5——格雷码转换设计-CSDN博客1，什么是查表法，做什么用，有什么好处查找表（Look-Up-Table）查找表，简单说，就是一个预先存储好结果的数据表通过访问这张预先存储好结果的数据表
王者时代
·
2023-12-16 23:25
verilog
&FPGA
fpga开发
学习
【
FPGA
/
verilog
-入门学习11】
verilog
Testbench中的文本文件写入，读出，打印等操作
本文参考：
Verilog
中的系统任务（显示/打印类）--$display，$write，$strobe，$monitor-CSDN博客
Verilog
：parameter、localparam的区别和用法
王者时代
·
2023-12-16 23:25
verilog
&FPGA
fpga开发
学习
【
FPGA
/
verilog
-入门学习5】
verilog
中的genrate for 和for 以及数组的用法
本文参考：
verilog
generate语法总结-CSDN博客
Verilog
数组赋值_笔记大全_设计学院for的用法在
Verilog
中，generatefor和for都是用于循环的结构，但是它们具有不同的应用场合和语义
王者时代
·
2023-12-16 23:55
verilog
&FPGA
fpga开发
学习
【
FPGA
/
verilog
-入门学习8】
verilog
格雷码与二进制互相转换-公式法
本文参考：数字电路基础知识——格雷码和二进制码的转换的算法和
Verilog
实现_格雷码和二进制的转换电路-CSDN博客需求:熟悉二进制与格雷码的互转方法1，4位格雷码转二进制使用公式法，按位列出二进制的每一位的对应关系发现
王者时代
·
2023-12-16 23:55
verilog
&FPGA
fpga开发
学习
MDIO读写控制实验
PHY芯片，完成了差分信号与数字信号之间的转换，是
fpga
与网口之间通信的桥梁。在以太网通信中，设备之间的物理层链路均由PHY芯片建立。
核桃_warrior
·
2023-12-16 23:23
fpga开发
Verilog
语法之函数function的讲解
function讲解：在
verilog
语言中，函数与任务是可综合的。
核桃_warrior
·
2023-12-16 23:53
fpga开发
FPGA
| Modelsim仿真
生成vcdmodelsim可以生成vcd文件，假设测试文件为test，内部例化的顶层命名为top.在运行仿真之前终端输入如下代码。vcdadd-filemyvcdfile.vcd-r/test/u_rec_intra_top/*#add-filemyvcdfile.vcd指定vcd文件-r|将内部所有信号添加然后运行仿真，关闭仿真就可以在工程文件夹下看到myvcdfile.vcd了。打开vcd查看
Ruoyo176
·
2023-12-16 23:51
#
FPGA学习笔记
fpga开发
FPGA
Verilog
【
FPGA
/
verilog
-入门学习7】 条件判断if与分支判断case语句的语法介绍
需求使用if和case产生格雷码//*条件判断if与分支判断case语句的语法介绍需求使用if和case产生格雷码*//`timescale1ns/1psmodulevlg_design(input[3:0]i_data,outputreg[3:0]o_data,outputreg[3:0]o_datac);always@(*)beginif(4'b0000==i_data)o_data<=4'b
王者时代
·
2023-12-16 23:19
verilog
&FPGA
fpga开发
学习
FPGA
巩固基础：秒表的设计
设计要求：6位8段数码管，低三位显示毫秒计数，最高位显示分钟，其余两位显示秒计数。开始案件与暂停按键，复位按键直接全部归零。扩展部分：每计满一次，led移位一次。框图设计：思路讲解：首先按键信号经过消抖再用，然后把产生的标志信号传给控制模块，由于控制逻辑很简单就把这部分控制逻辑放进“数据产生模块中了”；然后把数码管与led接口模块interface放进去。按理来讲，应该重新定义个接口模块再把led
核桃_warrior
·
2023-12-16 23:49
fpga开发
RISC-V 流水线 CPU 设计
Verilog
实验设计的是五段式流水线CPU，分别为IF（取指），ID（指令译码），EX（执行），MEM（访存），WB（写回）五个阶段，并且时钟周期由所有指令耗时最长的阶段决定。流水线CPU是在单周期CPU基础上，让各个部件都处理当前对应阶段的指令，使得资源的利用率得到大大提高，并且也缩短了时钟周期。其主要改变在于，需要在各个阶段之间加入流水段寄存器，来存储该指令在当前阶段所需要使用的所有信息，包括PC值，控制
Cookie_coolkid
·
2023-12-16 20:52
学习经历
risc-v
fpga开发
基于
FPGA
的图像RGB转CIE-Lab实现,包含testbench和MATLAB辅助验证程序
.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1RGB颜色空间4.2CIE-Lab颜色空间4.3RGB转CIE-Lab算法原理5.算法完整程序工程1.算法运行效果图预览将
FPGA
简简单单做算法
·
2023-12-16 18:22
Verilog算法开发
#
图像算法
fpga开发
matlab
RGB转CIE-Lab
RGB转XYZ
【MATLAB教程案例98】基于混沌序列的图像加解密matlab仿真,并进行各类攻击测试
欢迎订阅《
FPGA
学习入门100例教程》、《MATLAB学习入门100例教程》目录1.软件版本2.基于混沌序列图像加解密算法的理论概述
fpga和matlab
·
2023-12-16 18:52
matlab
混沌序列
图像加解密
matlab教程
matlab入门案例
AG16K MCU ARM Cortex M3
AGMAG16KMCU器件是
FPGA
+MCU的SoC单芯片产品。
FPGA
单元具有16KLEs的逻辑资源，MCU为硬核ARMCortexM3。
Embeded_FPGA
·
2023-12-16 16:35
arm开发
fpga开发
Cortex
M3
SRAM
ETM
安路IP核应用举例(OSC、UART)
1.OSC(内部振荡器)按照Project->NewProject顺序新建工程后，后按照Tools->IPGenerator顺序，创建IP核，如下图：安路
FPGA
的内置OSC振荡模块频率可选30MHz、
SDAU2005
·
2023-12-16 16:57
Verilog
fpga开发
FPGA
使用乘法的方式
FPGA
使用乘法的方式方法一：直接使用乘法符“＊”源代码modulemultiply(input[7:0]a,input[7:0]b,outputwire[15:0]result);(*use_dsp48
傻童:CPU
·
2023-12-16 16:55
verilog
FPGA
fpga开发
Verilog
自学还是报班？
FPGA
作为国内领先的芯片产品，和传统芯片相比并不局限于单纯的研究和设计芯片，而是针对多种领域的产品通过特定的芯片模型进行优化设计。
程老师讲FPGA
·
2023-12-16 16:20
fpga开发
开发板ARM+
FPGA
架构运动控制卡详细解析
开发板ARM+
FPGA
架构运动控制卡运动控制器本运动控制卡采用ARM单片机+
FPGA
架构；ARM单片机是基于Cortex-M3内核的LM3S6911，插补核心算法均在该ARM内完成，一方面通过以太网与上位机界面交换加工数据
QzrbNxXCD
·
2023-12-16 16:19
fpga开发
【 TES720D】基于国内某厂商的FMQL20S400全国产化ARM核心模块
该款核心板的主芯片兼容XILINX的ZYNQ7010或ZYNQ7020系列
FPGA
。核心板上布了DDR3SDRAM、EMMC、SP
北京青翼科技
·
2023-12-16 16:33
fpga开发
图像处理
信号处理
arm开发
verilog
高级语法-原语-ibuf-obuf-LUT
概述：原语直接操作
FPGA
的资源，对
FPGA
的结构更加清晰，使用原语之前需要对
FPGA
的资源进行了解，本节为初识原语学习内容1.输入缓冲原语IBUF2.输出缓冲原语OBUF3.查找表原语LUT1.IBUF
q511951451
·
2023-12-16 15:20
fpga开发
FPGA原语
LUT查找表原理
IBUF原语
OBUF原语
单片机——通信协议（
FPGA
+c语言应用之iic篇）
一.I2C的功能特点（1）功能包括：1.只需要两条总线；2.没有严格的波特率要求，例如使用RS232，主设备生成总线时钟；3.所有组件之间都存在简单的主/从关系，连接到总线的每个设备均可通过唯一地址进行软件寻址；4.I²C是真正的多主设备总线，可提供仲裁和冲突检测；（2）传输速度标准模式：StandardMode=100Kbps快速模式：FastMode=400Kbps高速模式：Highspeed
我来挖坑啦
·
2023-12-16 15:18
fpga开发
单片机
c语言
信息与通信
面试
嵌入式硬件
开发语言
【动手学深度学习】(十三)深度学习硬件
文章目录一、CPU和GPU二、更多的芯片1.DSP:数字信号处理2.可编程阵列(
FPGA
)3.AIASIC三、单机多卡并行一、CPU和GPU提升CPU利用率在计算a+b之前，需要准备数据主内存->L3-
释怀°Believe
·
2023-12-16 14:58
#
动手学深度学习
深度学习
人工智能
AGM
FPGA
，pin to pin兼容Altera
AGM
FPGA
，pintopin兼容Altera国内最好的
FPGA
，有CPLD，
FPGA
等多种规格器件目前大尺寸LED控制，大屏控制器，小屏驱动器应用领域巨大完美兼容AlteraEPM240T100系列
Embeded_FPGA
·
2023-12-16 14:21
FPGA
FPGA
AGM
Pin
to
Pin
具超高性价比的AG10K
FPGA
AG10K
FPGA
器件面向大批量，对成本敏感的应用，使系统设计人员能够满足不断增长的性能要求，同时降低成本。
Embeded_FPGA
·
2023-12-16 14:50
FPGA
PLL
乘法器
fpga/cpld
AG10KSDE176（+ MCU）+ SDRAM器件
MCU硬IP嵌入在
FPGA
逻辑结构中，所有MCU内部IO可根据用户要求连接到设备的IO垫和/或内部
FPGA
的逻辑。MCU内核具有高达64KB的可用代码空间，可通过SP
Embeded_FPGA
·
2023-12-16 14:20
MCU
ARM
FPGA
深度学习
矩阵
Initial用法-
FPGA
入门3
Initial是什么
FPGA
Initial是一种在
FPGA
中进行初始化的方法。在
FPGA
设备上，初始值决定了逻辑门的状态和寄存器的初始值。
Kent Gu
·
2023-12-16 13:17
FPGA
fpga开发
verilog
语法进阶-分布式ram原语
概述官方提供的原语RAM16X1S_1#(.INIT(16'h0000)//InitialcontentsofRAM)RAM16X1S_1_inst(.O(O),//RAMoutput.A0(A0),//RAMaddress[0]input.A1(A1),//RAMaddress[1]input.A2(A2),//RAMaddress[2]input.A3(A3),//RAMaddress[3]i
q511951451
·
2023-12-16 13:46
verilog语法进阶
分布式ram原语
verilog
进阶语法-触发器原语
概述:xilinx设计的触发器提供了多种配置方式，方便设计最简触发器，同步复位触发器，异步复位触发器，同步时钟使能触发器，异步时钟使能触发器。输出又分为同步复位和置位，异步清零和预置位。官方提供的原语FDCPE#(.INIT(1'b0)//Initialvalueofregister(1'b0or1'b1))FDCPE_inst(.Q(Q),//Dataoutput.C(C),//Clockinp
q511951451
·
2023-12-16 13:45
fpga开发
verilog原语
同步复位
异步复位
verilog
语法进阶，时钟原语
概述：内容1.时钟缓冲2.输入时钟缓冲3.ODDR2作为输出时钟缓冲1.输入时钟缓冲BUFGP
verilog
c代码，clk作为触发器的边沿触发，会自动将clk综合成时钟信号。
q511951451
·
2023-12-16 13:45
fpga开发
verilog原语
BUFGP
IBUFG
ODDR2
时钟输出缓冲
verilog
语法进阶-移位寄存器原语-单输入单输出
概述
verilog
c代码moduleprimitive1(inputclk,//systemclock50Mhzonboardinputrst_n,//systemrst,lowactiveinputa
q511951451
·
2023-12-16 13:40
fpga开发
verilog原语
单输入单输出移位寄存器
verilog
语法进阶-分布式ram
概述:
FPGA
的LUT查找表是用RAM设计的，所以LUT可以当成ram来使用，也并不是所有的LUT都可以当成ram来使用，sliceM的ram可以当成分布式ram来使用，而sliceL的ram只能当成rom
q511951451
·
2023-12-16 11:38
fpga开发
分布式ram
LUT4查找表
FPGA的数组
ISP IC/
FPGA
设计-第一部分-MT9V034摄像头分析（0）
MT9V034为CMOS图像传感器，有着极其优秀的图像成像性能，同时支持丰富的功能用于isp的开发；MT9V034的HDR宽动态、10bit数据深度、RAW格式（bayer阵列）图像、dvp和lvds接口、60fps正是学习isp开发的理想传感器；MT9V034有两款类型，一个是单色型号，直接输出灰度的图像，在机器视觉领域应用很广，我的双目视觉毕业设计也是采用这款摄像头；另一个就是彩色款，不过输出
芯王国
·
2023-12-16 10:36
ISP设计
接口隔离原则
MT9V034
CMOS传感器
「
Verilog
学习笔记」同步FIFO
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1ns/**********************************RAM
KS〔学IC版〕
·
2023-12-16 05:00
Verilog学习笔记
学习
笔记
fpga开发
Verilog
PXI/PCIe/VPX机箱 ARM|x86 +
FPGA
测试测量板卡解决方案
PXI便携式测控系统是一种基于PXI总线的便携式测试测控系统，它填补了现有台式及机架式仪器在外场测控和便携测控应用上的空白，在军工国防、航空航天、兵器电子、船舶舰载等各个领域的外场测控场合和科学试验研究场合都有广泛的应用。由于PXI便携式测控系统的特殊性，不同的测控项目，要求各异，测控领域国内外著名厂商很难专门投入研发去设计满足这类小批量多样化的定制需求。本文从介绍NI和PXI总线入手，逐步展开，
深圳信迈科技DSP+ARM+FPGA
·
2023-12-16 05:57
PXI/CPCI/VPX
数据采集
PXI
CPCI
VPX
一些AG10K
FPGA
调试的建议-Douglas
PLLAGM
FPGA
在配置成功时，PLL已经完成锁定，lock信号已经变高；如果原设计中用lock信号输出实现系统reset的复位功能，就不能正确完成上电复位；同时，为了保证PLL相移的稳定，我们需要在
Embeded_FPGA
·
2023-12-16 05:55
CPLD
JTAG
FPGA
fpga开发
CPLD
ARM
Altera
Verilog
企业直呼
FPGA
人才难寻
FPGA
是即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
程老师讲FPGA
·
2023-12-16 05:25
fpga开发
要学
FPGA
还要学单片机
当今，
FPGA
和单片机的应用非常广泛，在有
FPGA
知识的基础上，可以把
FPGA
作为主要的学习目标，单片机作为辅助技能。其实二者是相互促进的。
程老师讲FPGA
·
2023-12-16 05:55
fpga开发
单片机
嵌入式硬件
如何分配
FPGA
管脚
如何有效的利用
FPGA
的资源，管脚分配也是必须考虑的一个重要问题。
程老师讲FPGA
·
2023-12-16 05:55
fpga开发
「
Verilog
学习笔记」格雷码计数器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulegray_counter(inputclk,inputrst_n
KS〔学IC版〕
·
2023-12-16 01:33
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」加减计数器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecount_module(inputclk,inputrst_n
KS〔学IC版〕
·
2023-12-16 00:00
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」单端口RAM
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleRAM_1port(inputclk,inputrst,inputenb
KS〔学IC版〕
·
2023-12-16 00:00
Verilog学习笔记
学习
笔记
fpga开发
Verilog
「
Verilog
学习笔记」RAM的简单实现
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduleram_mod(inputclk,inputrst_n,inputwrite_en
KS〔学IC版〕
·
2023-12-16 00:00
Verilog学习笔记
学习
笔记
Verilog
基于
FPGA
的视频接口之高速IO
简介相对于其他视频接口来说，高速IO接口（以Xilinx公司为例，spartan6系列的GTP、Artix7系列的GTP，KENTEX7系列的GTX和GTH等）具有简化设计、充分利用
FPGA
资源、降低设计成本等功能
Eidolon_li
·
2023-12-16 00:59
基于FPGA的视频接口驱动
fpga开发
基于
FPGA
的视频接口之高速IO（PCIE）
简介相对于其他高速IO接口应用，PCIE协议有专门的的IP来进行操作，通过8对输入高速IO，以及输出高速IO，来实现PCIEX8功能。原理框图原理图软件调用
Eidolon_li
·
2023-12-16 00:59
基于FPGA的视频接口驱动
fpga开发
「
Verilog
学习笔记」脉冲同步电路
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulepulse_detect(inputclk_fast,inputclk_slow
KS〔学IC版〕
·
2023-12-16 00:54
Verilog学习笔记
学习
笔记
Verilog
基于
FPGA
的视频接口之高速IO（光纤）
简介对于高速IO口配置光纤，现在目前大部分开发板都有配置，且也有说明，在此根据自己的工作经验以及对于各开发板的说明归纳通过高速IO接口，以及硬件配置，可以实现对于光纤的收发功能，由于GTX的速率在500Mbs到10Gbps之间，但通道高速io可配置光纤10G硬件，物理通完成，则可传输常见的光纤协议，例如UDP协议，FC-AC协议，ARINC818协议等来完成对于视频的发送和接收功能。原理框图如上图
Eidolon_li
·
2023-12-16 00:24
基于FPGA的视频接口驱动
网络
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