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FPGA】
FPGA
零基础入门学习路线
文章目录
FPGA
零基础入门指南一、每个人都应该会使用GitHub学习之前我们先要明白Git和Github的基本概念：学习资源推荐二、数字电路数字电路是学习
FPGA
的前提学习资源推荐三、VerilogHDL
FPGA
ChinaRyan666
·
2023-11-12 23:27
Ryan的FPGA学习笔记
git
github
fpga开发
【ZYNQ】从入门到秃头06 Vivado下的IP核MMC/PLL实验
其实在很多
FPGA
芯片内部都集成了PLL，其他厂商可能不叫PLL，但是也有类似的功能模块，通过PLL可以倍频分频，产生其他很多时钟。
“逛丢一只鞋”
·
2023-11-12 19:57
ZYNQ
tcp/ip
fpga开发
网络协议
FPGA
杂记
FPGA
部分2021年10月11日（1）D触发器的Q是在D端数据到达后下一个时钟上升沿输出（2）(*ram_style="distributed"*)reg[0:31]MyMem[0:7]；定义了7个32bit
jun_luo_yu
·
2023-11-12 19:55
#
fpga
fpga开发
FPGA
学习日志——74hc595驱动的数码管静态显示seg_595_static
文章目录数码管静态显示seg_595_static实验原理74HC595实验框图、波形图与代码原理数码管静态显示seg_595_static数码管是一种半导体发光器件，其基本单元是发光二极管。数码管按段数一般分为七段数码管和八段数码管，八段数码管比七段数码管多一个发光二极管（多一个小数点显示）。实验原理八段数码管是一个八字型数码管，分为八段：a、b、c、d、e、f、g、dp，其中dp为小数点，每一
Chendy_00
·
2023-11-12 18:43
FPGA学习日志
fpga开发
学习
NI USRP软件无线设备的特点
软件：LabVIEW和LabVIEW
FPGA
模块用的API支持、示例程序
乌恩大侠
·
2023-11-12 16:05
USRP
指南
fpga开发
USRP
FPGA
通信
NI
题解 | #近一个月发布的视频中热度最高的top3视频#
瑞芯微
FPGA
工程师面经海尔面试反馈挚文校招m请接收一份来自大厂的保姆级面试稿！
2301_79125642
·
2023-11-12 14:41
java
如何让
FPGA
中的SPI与其他模块互动起来
在上一篇文章《
FPGA
的SPI从机模块实现》中，已经实现了SPI的从机模块，如何通过SPI总线与
FPGA
内部其他模块进行通信，是本文的主要讨论内容。
浴火重生-xhyzjiji
·
2023-11-12 10:27
FPGA
fpga
verilog
spi
dac902
基于
FPGA
的SD NAND图片显示实现
文章目录0、前言1、目标2、图片的预处理3、SDNAND的预处理4、
FPGA
实现4.1、详细设计4.2、仿真4.3、实验结果·前言在上一篇文章《基于
FPGA
的SD卡的数据读写实现（SDNANDFLASH
深圳市雷龙发展有限公司
·
2023-11-12 10:24
fpga开发
sd
nand
芯片
SD卡
tf卡
【
FPGA
】SPI读写FLASH闪存
SPI通信协议通信原理SPI也是以主从方式工作，通常需要四根线来完成数据的传输，分别是MISOMOSICSSCLK。以下是这四根线代表的含义：MISO：主设备输入，从设备输出MOSI：主设备输出，从设备输入CS：片选信号，选择进行通信的从设备SCLK：时钟线，由主设备产生给到从设备SPI通信的基本原理图如下：SPI通信协议的四种通信模式以及时序：SPI具有四种通信模式，四种模式的不同去决议时钟相位
青青子衿，秃在我心
·
2023-11-12 10:21
fpga开发
SPI简介及
FPGA
通用MOSI模块实现
简介SPI（SerialPeripheralInterface，串行外围设备接口）通讯协议，是Motorola公司提出的一种同步串行接口技术。是一种高速、全双工、同步通信总线。在芯片中只占用四根管脚用来控制及数据传输。优缺点：SPI通讯协议的优点是支持全双工通信，通讯方式较为简单，且相对数据传输速率较快；缺点是没有指定的流控制，没有应答机制确认数据是否接收，与IIC总线通讯协议相比，在数据可靠性上
YprgDay
·
2023-11-12 10:20
#
FPGA协议与接口
fpga开发
spi协议
野火征途Pro开发板
FPGA
数字时钟（秒表）设计学习心得（1）
hc595_ctlshizhong第一次写csdn，自学
FPGA
有一段时间了，七月中旬买的开发板，到现在一个多月终于稍微学懂点
FPGA
了。这个分享的是野火
FPGA
开发指南数码管动态显示拓展训练的试题。
小人物841
·
2023-11-12 10:46
fpga开发
FPGA
开发中遇到的问题与解决办法
问题1：ILA核资源消耗VIVADO中ILA核是消耗BRAM的这一点一定要注意，之前我一直以为ila是板上另外的单独资源因此当BRAM不足可以降低ILA抓取长度问题2：$readmem语句是否可综合？如果用来初始化一个二维数组，则可以综合，如:reg[COEFF_WIDTH-1:0]coeff_array[0:TAP_NUM_ALL-1];initialbegin$readmemh("lte_in
卡布奇诺加勺糖
·
2023-11-12 10:46
verilog
VIVADO
xilinx
fpga
fpga/cpld
verilog
电脑硬件
小熊猫
FPGA
开发板避坑指南
重要的事情说三遍，在他家买开发板，没有技术支持，遇到的所有技术问题都得自己解决，希望大家注意一下，花6000块钱买个板子，问了个问题不回答，还嘲讽你技术不行，哎，还有被他家客服埋汰过的，或者坑过的，欢迎在我文章下留言
朱守金
·
2023-11-12 10:46
fpga开发
FPGA
检测不到开发板问题
vivado检测不到开发板问题我们在使用vivado平台进行
FPGA
工程开发的时候，往往会遇到这样的情况：明明我们的
FPGA
电路板和我们的计算机之间的物理链接没有任何问题，但是vivado就是识别不到我们的开发板
weixin_40405811
·
2023-11-12 10:45
FPGA学习
fpga
记录
FPGA
串口与PC串口交互遇到的问题
最近在学习
FPGA
，想实现一个PC端发送指令控制板载LED亮灭的简单功能。
夜，雨朦胧
·
2023-11-12 10:15
fpga开发
我画
FPGA
开发板所犯的错误
使用AltiumDesigner有一段时间了，画了一些板子，过程中到处都出现了错误，在这里我结合画一个
FPGA
开发板所犯的错误小结一下，希望大家不会犯同样的错误了。
电子课堂
·
2023-11-12 10:14
fpga开发
【
FPGA
零基础学习之旅#1】 AC620V2开发板测试
【
FPGA
零基础学习之旅#1】AC620V2开发板测试前言一、给开发板连接电源二、测试开发板功能2.1接线2.2测试2.2.1RTC测试和数码管测试2.2.2蜂鸣器测试2.2.3红外遥控接收功能测试2.2.4LED
小夏与酒
·
2023-11-12 10:42
FPGA学习之旅
fpga开发
功能测试
经验分享
windows
米联客资料笔记
FPGA
篇&EDA先锋工作室&官方DOC&常用TestBench模板&Vivado基本使用
文章目录背景一、米联客verilog篇笔记1、为什么要推出vivado2、状态机，软核的理解3、always@的含义与@（）4、条件运算符5、阻塞逻辑和非阻塞逻辑混用二、xilinx官方DOC三、常用TestBench模板1、如何产生外部触发信号2、task的用法3、wait与@四、EDA先锋工作室笔记1、define2、逻辑值3、常量4、寄存器与存储器5、线网与寄存器6、verilog中的三种描
ciscomonkey
·
2023-11-12 10:41
Xilinx_Vivado
vivado
vivado时序分析-3时序分析关键概念
在AMD
FPGA
中，时钟相移通常是由MMCM或PLL原语引入的，前提是这些原语的输出时钟属性CLKOUT*_PHASE为非零值。
cckkppll
·
2023-11-12 09:11
fpga开发
使用米联客
FPGA
开发板进行光口开发时遇到的问题总结
使用的开发板型号：米联客MA703FA，实物图如下
FPGA
型号为a35t米联客提供的开发板资料中的
FPGA
型号为a100，所以要想使用开发板例程必须进行
FPGA
的重新选择。
cckkppll
·
2023-11-12 09:39
fpga开发
基于
FPGA
的万兆网调试
1、高速接口测试用ibert2、vivado2019.1无论如何修改片子，在例化ibert时都会报错，放弃vivado，在ise中ibert调试。3、（1）（2）（3）（4）（5）（6）等待生成完成后，关闭ISE.4、打开chipscope，下载example_IBERT.bit.5、在ibertconsole中可以修改属性，对gtx高速接口进行测试比如回环，眼图分析等，测试比较简单，不做过多介绍
FPGA入门
·
2023-11-12 08:16
VIVADO
基于
FPGA
的QSPI PSRAM控制器设计及测试实验（2）——FIFO接口
文章目录
FPGA
电路优化FIFO接口设计NiosII总线结构
FPGA
电路优化由于上一章讲解的RTL电路过于繁琐，导致Controller模块的组合电路过多，极大影响了控制PSRAM的最高频率。
吃瓜。
·
2023-11-12 08:43
QSPI
PSRAM
fpga
sdram
fifo
ddr
spi
FPGA
零基础学习：基于
FPGA
的音乐蜂鸣器设计（附代码）
蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、汽车电子设备、电话机、定时器等电子产品中作发声器件。蜂鸣器是一种一体化结构的电子讯响器，采用直流电压供电，广泛应用于计算机、打印机、复印机、报警器、电子玩具、汽车电子设备、电话机、定时器等电子产品中作发声器件。简谱是一种比较简单易学的音乐记谱法。据说简谱是由法国思想家卢梭于1742年发明的。而
ONEFPGA
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2023-11-12 08:11
大数据
基于
FPGA
的PS端的Si5340的控制
1、功能Si5340/41-D可以输出任意频率，当然有范围，100Hz1GHz。外部输入为24M或者4854M的XTAL，VCO在13500~14256Mhz之间，控制接口采用IIC或者SPI。芯片架构图2、IIC控制方式3、直接上控制代码使用米联客ZU3EG，将控制接口接入到PS的IIC上4、控制需要注意的寄存器输出公式P0=IN*(M_NUM/M_DEN)/R_REG/(N_NUM/N_DEN
FPGA入门
·
2023-11-12 08:10
VIVADO
VITIS
fpga开发
紫光同创
FPGA
开发跳坑指南（五）—— DDR3 控制器 IP 的仿真
这段时间一直忙着工作项目的事情，今天终于抽出时间，分享一下紫光同创DDR3IP的仿真经验~目录1搭建仿真环境1.1编写激励文件1.2自动化仿真2DDR3写操作仿真3DDR3读操作仿真1搭建仿真环境1.1编写激励文件仿真激励文件需要包含以下四个部分：（1）时钟定义DDR3IP需要一个50MHz的参考时钟，这个时钟频率与前面DDR3IP配置阶段的设定值是一致的。如果系统PLL的输入时钟频率也是50MH
洋洋Young
·
2023-11-12 06:45
紫光同创
FPGA
开发与调试
fpga开发
基于紫光同创
FPGA
的 DDR3 读写实验
文章目录基于紫光同创
FPGA
的DDR3读写实验0致读者1实验任务2简介2.1DDR3简介2.2AXI4协议简介2.2.1AXI4读时序2.2.2AXI4写时序3硬件设计4程序设计4.1总体模块设计4.2
ChinaRyan666
·
2023-11-12 06:43
紫光同创FPGA开发笔记
fpga开发
【紫光同创国产
FPGA
教程】——【PGL22G第十章】DDR3读写实验例程
www.meyesemi.com)适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
·
2023-11-12 06:41
fpga开发
FPFA
fpga开发
高云Tang Nano 4K和Tang Nano 9K的网络资源汇总
高云
FPGA
TangNano4KTangNano9K手上有高云的TangNano4K和TangNano9K两块开发板，高云的资料非常多，除了他官方给的各种pdf资料外，还有很多网络资源，本帖稍汇总下。
咚咚锵咚咚锵
·
2023-11-12 06:48
硬件学习
fpga开发
FPGA
学习笔记-Verilog语法-夏宇闻
FPGA
-00-语法《Verilog数字系统设计教程》-夏宇闻-第一部分第一章基础知识硬件描述语言HDL：以文本形式描述数字系统硬件的结构和行为。
学习虫虫
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2023-11-12 00:30
fpga开发
学习
6位简易处理器的设计与实现-DE2|VHDL|EDA|
FPGA
/CPLD
基于VHDL的6位简易处理器的设计与实现传送门：本项目地址：Gitee|GitHub其他相关项目DE2-VHDL计时器：Gitee|GitHubDE2-VHDL实验：Gitee|GitHub前言该设计是笔者大二时的硬件课实践作品，如今2年过去了，计算机基础和逻辑电路的知识已经忘得七七八八了，借着刚毕业还有点空闲时间，简单整理一下大学期间做过的东西，以记录自己的学习过程，也是对曾经不重视整理、总结和
MylesYYY
·
2023-11-12 00:15
硬件
硬件
vhdl
cpu
fpga
cpld
Verilog学习之路（1）— Quartus II 13.0下载安装和HelloWorld
Verilog学习之路（1）—QuartusII13.0下载安装和HelloWorld一、前言QuartusII是Altera的
FPGA
设计工具，二、安装包下载百度云链接地址：https://pan.baidu.com
Willliam_william
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2023-11-12 00:13
Verilog
软件使用
verilog
北京革新创展科技有限公司-BICE-EDA数字逻辑电路设计实验（实验1.6 多路数据选择器）
请把控制拨码开关LCD_ALONE_CTRL_SW中开关VLPO拨置于下为低电平，可以使用LED1～LED8；SW1-SW8已经固定连接到实验平台中的
FPGA
_CON1和
FPGA
_CON2处，不需要用户设置
北京革新创展科技有限公司
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2023-11-12 00:09
FPGA资源
#
B-ICE实验教程资源
fpga开发
嵌入式硬件
mcu
硬件工程
linux
B-ICE-EDA/SOPC
FPGA
创新电子教学实验平台
简介：北京革新创展科技有限公司B-ICEIEELS系列创新教学实验平台目前主推IntelCycloneIV/V系列，标准配置如下：主机B-ICE-EDA/SOPC，核心板可选GX-SOPC-EP4CE115-M484或GX-SOPC-5CEFA7/A5-5CEBA7/A5-M484，配置USB-Blaster仿真/下载/调试器以及配套软件demo例程资源。一.IEELS创新电子教学实验平台功能简介
北京革新创展科技有限公司
·
2023-11-12 00:39
FPGA资源
培训竞赛
fpga开发
人工智能
嵌入式硬件
北京革新创展科技有限公司-BICE-EDA数字逻辑电路设计实验（实验1.5 多路数据比较器）
请把控制拨码开关LCD_ALONE_CTRL_SW中开关VLPO拨置于下为低电平，可以使用LED1～LED8；SW1-SW8已经固定连接到实验平台中的
FPGA
_CON1和
FPGA
_CON2处，不需要用户设置
北京革新创展科技有限公司
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2023-11-12 00:39
FPGA资源
#
B-ICE实验教程资源
fpga开发
人工智能
嵌入式硬件
linux
测试工具
EDA（Quartus II）——数码显示译码器设计
预习要求：1、掌握
FPGA
的EDA设计流
楠潼
·
2023-11-12 00:37
EDA实践
vhdl
【数字系统】组合逻辑电路设计：4-2线优先编码器/2-4线译码器/比较器/全加器 Quartus II 环境/Verilog HDL语言/编程+仿真+开发板/
FPGA
/CPLD/EDA
一、实验要求1.编码／译码器的设计与实现；比较器的设计与实现；全加器的设计与实现；2.在QuartusII环境下，运用VerilogHDL语言进行编程开发，并完成对电路工作情况的仿真模拟；3.完成配置程序的下载，并在开发板上对程序进行功能验证。二、实验过程步骤1、设计模块1：四线—二线优先编码器pre_encode4_2a.模块功能要求编码器通常分为两大类：普通编码器和优先编码器。其中普通编码器就
StormBorn_
·
2023-11-12 00:07
数字系统设计
fpga
fpga/cpld
verilog
硬件
EDA实验----四选一多路选择器设计(QuartusII)
二．实验仪器设备1.PC机一台2.
FPGA
实验开发系统一套。三．实验原理：4选1对应
Gretel Tade
·
2023-11-11 23:34
EDA实验
fpga开发
EDA实验
Verilog
QuartusII
硬件开发板
fpga
python_PYNQ:使用Python进行
FPGA
开发
未经私信同意禁止转载！前言PYNQ就是python+ZYNQ的意思，简单来说就是使用python在Xilinx的ZYNQ平台上进行开发。是Xilinx开发的一个新的开源框架，使嵌入式编程人员能够在无需设计可编程逻辑电路的情况下即可充分发挥XilinxZynqAllProgrammableSoC(APSoC)的功能。PYNQ-Z2开发板是最近刚推出的低成本的支持PYQN开发环境的demo板。淘宝上单
weixin_39657575
·
2023-11-11 18:37
fpga
python
FPGA
_Quartus 如何生成 jic 文件
打开要转换jic的工程文件，打开File——ConvertProgrammingFiles。如图所示：进入下面界面后，在框1处选择将要转换的目标文件类型（jic），在框2处选择配置芯片的型号（此处选择EPCS16），在框3处选择目标文件的名称及保存路径，然后选中框4处再点击界面右边的“AddFile”按钮选择要转换的sof文件，最后点击框5处在点击右边的“AddDevice”按钮选择目标器件。以上
自小吃多
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2023-11-11 11:23
FPGA
fpga开发
FPGA
运算
那么原码分别为a=6b‘101101,b=6'b101011,补码分别是a=6’b110011，b=6‘b110101；如果想在
fpga
中实现a*b，则需要将a和b用补码来定义，a*b得到11’b00010001111
红糖果仁沙琪玛
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2023-11-11 11:44
fpga开发
【紫光同创国产
FPGA
教程】——【PGL22G第十一章】以太网传输实验例程
www.meyesemi.com)适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款
FPGA
小眼睛FPGA
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2023-11-11 11:44
fpga开发
FPFA
fpga开发
FPGA
与STM32_FSMC总线通信实验
FPGA
与STM32_FSMC总线通信实验内部存储器IP核的参数设置创建IP核
FPGA
代码STM32标准库的程序STM32F407上自带FSMC控制器，通过FSMC总线的地址复用模式实现STM32与
FPGA
自小吃多
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2023-11-11 11:43
FPGA
fpga开发
stm32
嵌入式硬件
MCU平台使用SPI-DirectC实现
FPGA
在线升级
本文介绍在MCU平台上使用SPI-DirectC实现
FPGA
的在线升级功能。
propor
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2023-11-11 09:55
MCU
mcu
fpga
基于
FPGA
的EMAC模块与FIFO模块：高速数据传输与存储
基于
FPGA
的EMAC模块与FIFO模块：高速数据传输与存储在现代社会，高速数据传输和存储是信息技术领域的关键问题之一。而基于
FPGA
的EMAC模块与FIFO模块则成为了解决这些问题的重要途径。
mYlEaVeiSmVp
·
2023-11-10 23:15
人工智能
fpga开发
ov5640帧率配置_
FPGA
配置OV5640摄像头及RGB图像数据采集
1`timescale1ns/1ps234modulereg_config(5inputclk,6inputrst_n,78inputen,9outputfinish,1011inoutsio_d,12outputsio_c13);1415localparamWR_ID=8'h78;16localparamRW_CTRL=2'b11;//读17wiresio_out_en;18wiresio_ou
Aconitine
·
2023-11-10 22:51
ov5640帧率配置
MIPI配置的OV5640的使用
MIPI摄像头的数据输入
FPGA
的数据流：NLane差分串行输入————串转并模块————字节对齐处理————Lane同步处理处理————逆转LLP:Unpacked处理————Byte转Pixel处理此后写入
NoNoUnknow
·
2023-11-10 22:41
fpga开发
工业数据与数据采集应用如何在ARM+
FPGA
异核架构的米尔MYC-JX8MMA7核心板应用
而基于ARM和
FPGA
架构的嵌入式系统自带丰富外设接口，具备高清显示、高速传输等功能，还可以并行完
Jason_zhao_MR
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2023-11-10 21:37
IMX8M
MINI
NXP
工业控制
fpga开发
linux
大数据
macos
ubuntu
FPGA
数据的串并之间的转化
问题：在课程设计中，需要数据的输入和输出，但只有一根线作为输入，一根线作为输出需求：实现输入输出过程中的串并转换具体数据的串并转换思想：对于数据，采用移位寄存器的思想，一位一位的实现数据的输入和输出，注意时钟的频率，就可以不产生问题。具体代码如下：//4位的输出，最高位一次输出，并行转串行输出always@(posedgem_clk)//串行译码输出begindataout<=out_buff[3
一枚努力的程序猿
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2023-11-10 13:37
fpga开发
FPGA
(二)——基于
FPGA
的UART收发模块设计
一.UART协议基本原理1.UART协议介绍通用异步收发传输器（UniversalAsynchronousReceiver/Transmitter)，通常称作UART。它将要传输的资料在串行通信与并行通信之间加以转换。作为把并行输入信号转成串行输出信号的芯片，UART通常被集成于其他通讯接口的连结上。具体实物表现为独立的模块化芯片，或作为集成于微处理器中的周边设备。一般是RS-232C规格的，与类
Cascatrix
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2023-11-10 13:35
FPGA
单片机
stm32
嵌入式硬件
基于Verilog设计的复位电路设计
相信大家在学习
FPGA
或者ASIC的时候都有如下的疑问：1、数字逻辑为什么需要复位？2、
FPGA
板上面没有复位按键怎么办？3、复位只有通过按键复位一个控制方式吗？4、同步复位好还是
暴龙战士~
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2023-11-10 13:04
fpga开发
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