FPGA学无止境

基于 ZYNQ 的双目视觉图像采集系统设计（四）

rst_n为系统复位信号；i_clk、i_data_rst_n、i_data_en和i_data为FPGA逻辑需要写入到DDR3的数据输入接口。
QYH2023·2024-01-09 09:21

基于 ZYNQ 的双目视觉图像采集系统设计（一）

图1视频采集系统架构上电初始，FPGA通过IIC接口对CMOSSensor进行寄存器初始化配置。这些初始化的基本参数，即初始化地址对应的初始化数据都存储在一个预先配置好的FPGA片内ROM中。
QYH2023·2024-01-09 09:51

基于海思SD3403/3519AV200的医疗内窥镜技术框架

医疗内窥镜市场，经过多年的发展，产品种类繁多，应用场景更加的多样了，但是基础的技术方案非常的收敛，主流的方案就是海思的SOC和FPGA。
vx_zhanxy8·2024-01-09 09:19

OV5640 摄像头的图像平滑处理

上电初始，FPGA需要通过IIC接口对CMOSSensor进行寄存器初始化配置。这些初始化的基本参数，即初始化地址对应的初始化数据都存储在一个预先配置好的FPGA片内ROM中。
QYH2023·2024-01-09 09:48

RAC 环境下spfile 下参数的修改，所有node或个别node

SYMPTOMSCase1PGA_AGGREATE_LIMITloweringStartingwith12.2,ifpga_aggregate_limitparameterissettoavaluesmallerthan2G
jnrjian·2024-01-09 05:28

FPGA介绍

转载：http://www.elecfans.com/tags/fpga/fpga简介FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD
zhengyad123·2024-01-09 04:25

【FPGA】分享一些FPGA数字信号处理相关的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。
神仙约架·2024-01-09 00:32

【FPGA】分享一些FPGA入门学习的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。
神仙约架·2024-01-09 00:02

【INTEL（ALTERA）】将 PHY Lite 用于并行接口Intel Agilex7 FPGA IP 时，为何无法对 PLL 进行实例化？

说明由于英特尔®Quartus®PrimeProEdition软件23.1版存在一个问题，在将PHYLite用于并行接口IntelAgilex®7FPGAIP时，无法在顶部子组上对锁相环（PLL）进行实例化
神仙约架·2024-01-09 00:02

FPGA 静态时序分析与约束（1）

静态时序分析与约束中的概念项目总结时序分析与约束的意义FPGA内部时序约束建立时间分析保持时间IO约束InputDelay分析OutputDelay分析时序约束注意点参考文献总结项目总结静态时序分析是指我们手动或者
朽月·2024-01-08 23:05

FPGA系列6——时序分析（周期约束）

create_clock-name-period-waveform{}[get_ports]参数含义-name时钟名称-period时钟周期，单位为ns-waveform波形参数，第一个参数为时钟的第一个上升沿时刻，第二个参数为时钟的第一个下降沿时刻-add在同一时刻源上定义多个时钟时使用#DefinetheclocksfortheGTXblockscreate_clock-namegt0_txu
通信牛肉干·2024-01-08 23:33

FPGA——静态时序分析（STA）

FPGA时序分析与时序约束什么是静态时序分析（STA）首先，静态时序分析分析是基于同步电路设计模型的。
Halo_zjq·2024-01-08 23:03

FPGA——时序分析与约束

FPGA时序分析与约束FPGA结构基础数据传输模型QuartusII时序报告QuartusII中TimeQuest的操作实操时序分析：通过分析FPGA内部各个存储器之间的数据和时钟传输路径，来分析数据延迟和时钟延迟的关系
云影点灯大师·2024-01-08 23:01

【Verilog】期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出，试

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:22

【Verilog】期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）

系列文章FPGA:现场可编程逻辑门阵列ASIC：专用集成电路IP：知识产权RTL
不怕娜·2024-01-08 22:52

【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:52

【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:48

学无止境，学以致用 —TTT训练营培训感想

好荣幸能参加翔龙集团第四期TTT训练营，在这里首先要感谢尤立献老师，庞芳昌老师，李冰宇班主任以及各位助教，感谢他们三天三夜的陪伴、帮助与付出。三天三夜的学习虽然忙碌但是很充实，从各位老师的课程里我学到了很多东西，也发现了自己的不足之处。首先，不得不先说一下我们敬爱的尤老师，从他的身上，我感受到了强大的人格魅力，感受到了自信，感受到了从容，感受到了知识的力量，尤老师以身作则，很好的为我们诠释了什么才
糖炒莉子忘加糖·2024-01-08 21:43

［今日复盘］积极学习新知识6/100

01学无止境，要继续努力，认真做功夫。数字化生态时代，要有跨界思维和用户思维，不仅要强化专业知识，还要将新的专业知识纳入体系。大数据下的专业人员，需要借势，整合，创新，迁移。
卡布的书影世界·2024-01-08 19:43

FPGA之ZYNQ SOC设计---BOOT.bin制作

ZYNQSOC设计---BOOT.bin制作1.固化的流程2.固化准备2.BOOT.bin制作过程更多内容，请关注微信公众号“FPGA科技室”以前工程都是通过JTAG先下载bit流文件，再下载elf文件
科研的小萌娃·2024-01-08 14:58

米联客 ZYNQ/SOC精品教程 S01-CH05 FPGA程序的固化和下载

5.1概述在前面一节做了流水灯实验，但是对于FPGAbit程序断电后就丢失了，所以本课讲解把上一课的流水灯程序可以实现固化到FLASH或者SD卡的方法。
米联客(milianke)·2024-01-08 13:27

FPGA——VIVADO生成固化文件，掉电不丢失

VIVADO生成固化文件(1)加入代码(2)生成bin文件，并且下载(1)加入代码设计文件(.xdc)中加入这段代码:set_propertyCFGBVSVCCO[current_design]set_propertyCONFIG_VOLTAGE3.3[current_design]set_propertyBITSTREAM.GENERAL.COMPRESStrue[current_design]
云影点灯大师·2024-01-08 13:53

FPGA 设计篇（06-01）FPGA 芯片架构

芯片原厂必学课程-第六篇章-FPGA设计篇06-01FPGA芯片架构新芯设计：专注，积累，探索，挑战文章目录芯片原厂必学课程-第六篇章-FPGA设计篇06-01FPGA芯片架构引言一、输入和输出块（IOB
新芯设计·2024-01-08 12:43

第一章 体验 ARM，裸机输出“Hello World”

开发平台Vitis应用教程》学习第一章体验ARM，裸机输出“HelloWorld”文章目录《ZYNQMPSoC开发平台Vitis应用教程》学习准备批处理下载QSPIFlash批处理建立Vitis工程硬件介绍FPGA
weixin_45090728·2024-01-08 10:24

【【RTC实时时钟实验 -- 在HDMI上显示-FPGA 小实验】】

RTC实时时钟实验–在HDMI上显示top.vmoduleRTS_TOP#(parameterTIME_INIT=48'h24_01_06_11_08_00,parameterWAIT_TIME=13'd8000,parameterSLAVE_ADDR=7'b1010001,//E2PROM浠庢満鍦板潃parameterCLK_FREQ=26'd50_000_000,//50MHz鐨勬椂閽熼锟�
ZxsLoves·2024-01-08 07:07

【Verilog】基于Verilog的DDR控制器的简单实现（一）——初始化

在FPGA中，大规模数据的存储常常会用到DDR。
wjh776a68·2024-01-08 07:34

基于实时Linux+FPGA实现NI CompactRIO系统详解

实时处理器提供可靠，可预测的行为，而FPGA在需要高速逻辑和精确定时的较小任务上表现出色。灵活的开发选项使用LabVIEW以及实时模块和FPGA模块，提取低级代码并使用工具
深圳信迈科技DSP+ARM+FPGA·2024-01-08 07:04

三本光电从颓废到武汉年薪30w的本科经历经验与浅谈（毕业工作一年的嵌入式软件工程师经验分享）

三本光电从颓废到武汉年薪30w的本科经历经验与浅谈（毕业工作一年的嵌入式软件工程师经验分享）文章目录目前情况颓废时期项目时期第一次写单片机代码第一次接触计算机视觉第一次接触Linux驱动开发第一次接触FPGA
网易独家音乐人Mike Zhou·2024-01-08 04:26

学习的革命

图片发自App1学无止境，学海无涯，有时候会发现，越学越觉得自己是如此的无知，有太多的东西想要学习，但是可以有效利用的时间却是如此之少。
笑寒_7ab1·2024-01-08 03:30

学无止境

今天，东部产业园区品质课堂教研活动在企石开展，距离不远，于是欣然调课，前往学习。两节课，一节《人间四月天》诗歌教学，一节片段写作课。只能说各有千秋，有完美之处，也有瑕疵。诗歌教学，难能可贵的是公开课居然挑战诗歌板块，要知道诗歌的主观性太强，情感难以把握。我非常清楚地记得，初中语文测试我写了篇歌颂祖国的诗歌，得了高分，但语文老师私下语重心长交代，下次考试作文要避免写诗歌，阅卷老师难以揣测情感倾向。而
4a53e5fa1907·2024-01-08 03:25

学无止境—知易行难是因为不知

人无生而知之，只有学而知之，大千世界，丰富多彩，从出生不在无时不刻的学习，只有通过正确的学习才会有进步，安徽牛商争霸赛通过将有理想、爱学习的企业家聚集到了一起，2017年7月14日在安大华泰举行的安徽牛商争霸赛商学院交流分享学习会圆满举行，在如何打造团队执行力一课中，有企业战队动员全公司人员来参加此次的学习会议。一个团队要发展，需要有明确的战略与执行力，战略是方向盘，执行就是油门，如果一个团队有战
安大华泰_张某爽·2024-01-08 02:59

浅谈Verilog代码的执行顺序

而组合逻辑电路和时序逻辑在FPGA中并行执行这是毋庸置疑的
STATEABC·2024-01-07 21:39

FPGA实现电机位置环、速度环双闭环PID控制

一、设计思路主要设计思路就是根据之前写的一篇FPGA实现电机转速PID控制，前面已经实现了位置环的控制，思想就是通过电机编码器的当前位置值不断地修正PID去控制速度。
STATEABC·2024-01-07 21:09

FPGA时序分析与时序约束(三)——I/O接口约束

为了准确地对设计中的外部时序上下文进行建模，必须提供输入和输出端口的时序信息。因此要进行输入输出延时约束，延迟约束用的是set_input_delay和set_output_delay，分别用于input端和output端，其时钟源可以是时钟输入管脚，也可以是虚拟时钟。一、输入接口约束set_input_delay-clock-reference_pin-clock_fall-rese-max-a
STATEABC·2024-01-07 21:36

2021-02-21

练拳是一个长期的过程，随着自己水平的不断提高同时会对自己产生更高的要求，学无止境，不可急于求成。学习的过程中必然会存在这样或者那样的问题，勇于面对和承认自己的不足，客观务实的找出原因和解决方法，
叶问少儿咏春·2024-01-07 17:45

【FPGA基础篇】Xilinx FIFO详细解析

StandardReadFirst-WordFall-Through同时读写时序分析握手信号ProgrammableFlagsDataCountsNon-symmetricAspectRatiosFIFO作为FPGA
mrVillain·2024-01-07 13:48

【Xilinx FPGA】异步 FIFO 的复位

FIFO（First-In-First_Out，先入先出）是一种的存储器类型，在FPGA开发中通常用于数据缓存、位宽转换或者跨时钟域（多bit数据流）。
洋洋Young·2024-01-07 13:46

通用异构参数服务器技术

这种设计需要能够适应不同的计算环境和任务需求，包括CPU、GPU、FPGA等不同的计算资源。为了实现这一目标，参数服务器采用了层次化的架构设计，包括数据层、计算层、通信层和应用层。
道亦无名·2024-01-07 02:32

学无止境，艺无止境

龟兔赛跑是我们耳熟能详的故事，后来有人在这个故事上衍生了一种理论，叫“龟兔双赢理论”：在山地时，兔子把乌龟驮在背上一路狂奔。等到河边时，乌龟又把兔子驮在背上游过河去。两人一同到达了终点。很多时候，我们都需要别人的帮助。一个人思维总容易受到局限，眼界总容易受到阻碍，这种时候就需要借助别人的力量来帮助自己。在生活中，我们也不难发现，越是实力相当的人，虽说会有竞争，但关键时候，总会互相帮助，共渡难关。而
野蛮成长的小镇菇凉·2024-01-07 01:07

基于FPGA的可编程AES加解密IP

ProgrammableAESEncryption/DecryptionIP可编程AES加解密IP可编程AES加解密IP提供了加解密算法功能，兼容美国国家标准与技术研究院（NIST）发布的高级加密标准(AES)：FIPSPUB197。结合FIPS197分组加密算法，可编程AES加解密IP具备5种加密模式：ECB，CBC，CFB，OFB，CTR，全部支持加密和解密功能，兼容美国国家标准与技术研究院（
FPGA IP·2024-01-07 00:43

基于LZO的高性能无损数据压缩IP

LZOAccel-CLZODataCompressionCore/无损数据压缩IPCoreLZOAccel-C是一个无损数据压缩引擎的FPGA硬件实现，兼容LZO2.10标准。
FPGA IP·2024-01-07 00:12

基于FPGA的高性能MD5加密IP

MD5EncryptionIPMD5加密IP完全兼容消息摘要算法MD5的实现。Core可以接收长达2^64-1bits的消息长度，按照512-bit大小对消息进行分块处理，并对不足512-bit的消息结尾进行补位以及消息长度值的添加，计算结果是产生128-bit的消息摘要。Core采用AMBAAXI4-Stream数据接口，非常易于被使用和集成。Core可以脱机、独立运行，释放CPU的数据加密密集
FPGA IP·2024-01-07 00:12

基于FPGA的SATA 3.0 Host 控制器

SATAHostCore可以集成到FPGA中，兼容SATA-1（1.5Gbps），SATA-2（3.0Gbps），SATA-3（6.0Gbps）工业级接口标准，为SATA设备提供一种高效且易于使用的接口
FPGA IP·2024-01-07 00:42

【玛雅天赋解读师训练营·第十课】：我清理自己，为了全新能量焕发光彩

红月日的今天听着听着课，忽然感觉前面学习的内容在清理、融合，一种学无止境、真理越辨越明的体验。还真是挺有趣的哈哈哈哈！不过感觉还有特别多要学习的点，离成为一名解读师还有一段很长的路要走，加油啦！
东门之杨·2024-01-06 22:29

Vivado IP核之浮点数乘除法 Floating-point

目录前言一、浮点数乘除法示例二、Floating-pointIP核配置步骤1.乘法器配置2.除法器配置三、仿真1.顶层代码2.仿真代码四、仿真结果分析总结前言随着制造工艺的不断发展，现场可编程逻辑门阵列（FPGA
迎风打盹儿·2024-01-06 19:14

小说迷

这些年尽忙着各种各样的职业培训、专业学习，很久很久没有看小说了，看的都是和职业相关的专业类书籍，一直鼓动自己多学习，以“学无止境”来安慰疲惫的自己。
行走的菩提子·2024-01-06 19:00

FPGA-VHDL-竞赛抢答器设计（平台实现）-2023

题目四：竞赛抢答器设计（平台实现）★抢答器的输入路数为8路；(8位二进制输入)当主持人宣布开始（拨下A7键时为有效），抢答时当某一方先按下按键，其他键则失效；用一个数码管显示抢中的路编号，并开始进行60秒倒计时（用两个数码管显示），时间到用一指示灯进行闪烁提示；A7键回位后，进行下一轮抢答。重要的事情说三遍：可以参考，不要伤害认真做的同学！可以参考，不要伤害认真做的同学！可以参考，不要伤害认真做的
-芒果酱-·2024-01-06 16:59

第一次点评群组日记

❉棋子：认真好学的棋子，利用假期充电，学无止境。非常赞同你说的：“”人活着一定要有激情，要折腾折腾”，愿你燃着的人生更加精彩。朱海燕：幸福是一个选择，感恩也是一个选择。
永不婷息·2024-01-06 14:31

大话设计模式 读书笔记

:website:http://dofactory.com精彩的代码是如何想出来的，要比看到精彩的代码更加令人期待了解优秀软件设计的演变过程比学习优秀设计本身更有价值，因为设计的演变过程中蕴藏着大智慧学无止境
daydaygo·2024-01-06 12:38

【LabVIEW FPGA入门】创建第一个LabVIEW FPGA程序

本教程仅以compactRIO（FPGA-RT）举例1.系统配置1.1软件安装FPGA-RT1.LabVIEWDevelopmentSystem(FullorProfessional)2.LabVIEWReal-TimeModule3
東方神山·2024-01-06 11:51
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