FPGA小练习

fpga图像处理实战-白色顶帽变换

白色顶帽白色顶帽（WhiteTop-HatTransform），又称顶帽变换，是一种形态学操作，主要用于突出图像中比周围区域更亮的细节。它特别适用于从复杂背景中提取亮区域或对象。白色顶帽操作在图像处理中的应用广泛，特别是在医学图像、工业检测和其他需要增强特定亮区域的应用中。基本原理白色顶帽变换是通过将图像进行开运算（OpeningOperation）后，再从原始图像中减去开运算的结果来实现的。开运
梦梦梦梦子~·2024-08-25 23:43

fpga图像处理实战-开运算

先腐蚀后膨胀FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2222:00:36//DesignName://ModuleName
梦梦梦梦子~·2024-08-25 23:38

（10）时序收敛专题---＞原则十

1.1.1本节目录1）本节目录；2）本节引言；3）FPGA简介；4）时序收敛原则十5）结束语。1.1.2本节引言“不积跬步，无以至千里；不积小流，无以成江海。
宁静致远dream·2024-08-25 05:18

FPGA硬件扑克牌比赛报名倒计时~！

比赛详细情况在这里：欢迎报名|“向日葵杯”全国教育仿真技术大赛——FPGA硬件扑克牌对抗赛道(qq.com)30s了解比赛玩法！
今天也很爱学习·2024-08-25 04:11

FPGA工程师成长路线（持续更新ing，欢迎补充）

一、开发能力1、FPGA基础知识（1）数电基础知识逻辑门锁存器触发器进制码制状态机竞争与冒险verilog语法（2）FPGA片上资源可配置逻辑块嵌入式块RAM时钟管理资源可编程输入输出单元（IOB）丰富的布线资源底层内嵌功能单元
白开水不甜·2024-08-25 03:05

python基础小练习大全

1.写一个程序，输出所有的奇数foriinrange(100):ifi%2!=0:print(i)2.写一个程序，求1到100的和sum=0foriinrange(1,101):sum+=iprint(sum)​3.写一个程序，输出1到100中的所有质数foriinrange(2,101):forjinrange(2,i):ifi%j==0:breakelse:print(i)4.写一个程序，输出
我在学习真的在学习·2024-08-24 05:20

AD7606芯片驱动-FPGA实现

介绍本次FPGA使用的是8通道串行采样模式，设计中所用到的AD7606引脚说明如下：名称定义CONVST同步采集转换开始信号BUSYADC忙碌状态信号RD/SCLK采样/寄存器工作时钟CS片选使能DOUTA
热爱学习地派大星·2024-08-23 20:23

fpga图像处理实战-图像腐蚀

图像腐蚀图像腐蚀（Erosion）是一种常用的形态学操作，主要用于消除图像中的小白噪声、分离相连的物体或缩小前景对象。腐蚀操作通常在二值图像（黑白图像）上进行，但也可以应用于灰度图像。图像腐蚀的基本原理图像腐蚀的基本思想是将一个结构元素（也称为核）在图像上进行滑动，并对其覆盖的区域进行操作。对于二值图像，腐蚀操作会使前景（通常是白色像素，值为1）中的像素在结构元素覆盖范围内，如果结构元素的所有像素
梦梦梦梦子~·2024-08-23 08:11

fpga图像处理实战-垂直镜像（二）

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2018:47:24//DesignName://ModuleName
梦梦梦梦子~·2024-08-23 08:41

fpga图像处理实战-对角镜像

FPGA实现`timescale1ns/1ps////Company://Engineer:////CreateDate:2024/08/2120:08:47//DesignName://ModuleName
梦梦梦梦子~·2024-08-23 08:41

fpga图像处理实战-YCBCR转RGB

128G=Y-0.344*(U-128)-0.714*(V-128)=Y-0.344*CB-0.714*CR+1.058*128B=Y+1.772*(U-128)=Y+1.772*CB-1.772*128FPGA
梦梦梦梦子~·2024-08-23 08:41

数字IC/FPGA中有符号数的处理探究

做秋招笔试题时不出意外地又发现了知识盲区，特此学习记录。1.前提说明有符号数无非分为两种：正数和负数，其中正数的符号位是0，不会引起歧义，负数的符号为1，采用的是补码表示。此处复习一下补码的知识：对正数而言原码反码补码一致，负数则有区别，要掌握将熟知的十进制负数转化成补码的形式表示，反之亦然。1.1根据补码计算实际值转化规则为：如果符号位（最高位）是0，那么这个数是非负数，补码和实际值相同。如果符
-interface·2024-08-22 16:05

阿里云服务器X86计算、Arm计算、GPU/FPGA/ASIC、弹性裸金属服务器、高性能计算架构区别

在我们选购阿里云服务器的时候，云服务器架构有X86计算、ARM计算、GPU/FPGA/ASIC、弹性裸金属服务器、高性能计算可选，有的用户并不清楚他们之间有何区别，本文主要简单介绍下不同类型的云服务器有何不同
阿里云最新优惠和活动汇总·2024-08-22 16:13

PCIE-Precode

[FPGA实现及PCIeIP核知识点]PCIe为什么要增加Precoding？-FPGA常见问题论坛-FPGACPLD-ChipDebug一旦打开就持续到下次recovery.rc
+徐火火+·2024-08-22 13:13

FPGA经验分享——时序收敛之路

FPGA经验分享——时序收敛之路2017-04-0113:021132人阅读评论(0)收藏举报分类：FPGA研究（42）FPGA之时序分析（2）首先感谢coyoo博主一直以来在EDN上分享他的经验，也感谢他这次慷慨拿出新作与我们分享
清风飞扬go·2024-08-22 06:31

基于FPGA的UDP协议栈设计第二章_IP层设计

文章目录前言：IP层报文解析一、IP_TX模块一、IP_RX模块总结前言：IP层报文解析参考：https://blog.csdn.net/Mary19920410/article/details/59035804版本：IP协议的版本，4bit，IPV4-0100，IPV6-0110首部长度：IP报头的长度。固定部分的长度（20字节，5个32bit，一般就填5）和可变部分的长度之和。4bit。最大为
顺子学不会FPGA·2024-03-26 19:38

【vivado】fpga时钟信号引入

FPGA的时钟信号一般由板上晶振经由时钟引脚引入，有时由于工程需要也会从pin脚引入其他外部时钟，这时为了该时钟能够正常工作，满足xilinxfpga的外部时钟引入规则。
刘小适·2024-03-16 12:18

FPGA常用通信协议 —UART（二）---UART接收

一、信号说明因为是接收端，所以输入的是RX，发送端一次发8位串行数据，在本模块中，要接收这8位数据并转换为并行数据，因为最终要实现数据的回环，这8位并行数据会在下一个模块中被转换为串行数据再发出去，需要一个数据有效信号，当它拉高时表示八位数据接收完成，可以进行并串转换并发送了。时钟采用50Mhz，下面是信号列表reg1,reg2,reg3rx打拍后的信号work_en拉高表示正在接收信号bote_
毛豆仙人·2024-03-15 00:54

FPGA-AXI4总线介绍

下一节：AXI接口时序解读AXI总线概述Xilinx软件官方axi协议有以下三种：AXI4:是面向高性能传输且带有存储地址映射的，最大允许256次数据突发传输。AXI4-Lite：轻量级的地址映射传输。AXI4-Stream：无地址映射，允许无限制数据突发传输。AXI4总线关键信号解释1.写地址通道信号（代表写地址控制信号等）AWID:写地址IDAWADDR:写地址，一次突发传输的起始地址AWLE
北纬二六·2024-03-11 22:10

FPGA_AXI4总线

转至https://blog.csdn.net/yake827/article/details/41485005(一)AXI总线是什么？AXI是ARM1996年提出的微控制器总线家族AMBA中的一部分。AXI的第一个版本出现在AMBA3.0，发布于2003年。当前的最新的版本发布于2010年。AXI4：主要面向高性能地址映射通信的需求；AXI4-Lite：是一个简单地吞吐量地址映射性通信总线；AX
neufeifatonju·2024-03-11 22:09

如何成为fpga工程师

FPGA的应用领域非常的广，尤其再人工智能，大数据，云计算等等方向非常吃香。
宸极FPGA_IC·2024-03-09 04:29

【EDA概述】

文章目录前言一、EAD技术的发展二、FPGA和CPLD有什么区别三、FPGA应用？
Winner1300·2024-03-06 18:42

#FPGA（基础知识）

1.IDE:QuartusII2.设备：CycloneIIEP2C8Q208C8N3.实验：正点原子-verilog基础知识4.时序图：5.步骤6.代码：
GrassFishStudio·2024-03-01 15:28

Airtest-Selenium实操小课：爬取新榜数据

前言最近看到群里很多小伙伴都在用Airtest-Selenium做一些web自动化的尝试，正好趁此机会，我们也出几个关于web自动化的实操小课，仅供大家参考~今天跟大家分享的是一个非常简单的爬取网页信息的小练习
测试界的路飞·2024-02-20 22:25

xilinx FPGA 除法器IP核（divider）的使用 vivado 2019.1

参考：xilinxFPGA除法器ip核（divider）的使用（VHDL&Vivado）_vivado除法器_坚持每天写程序的博客-CSDN博客一、创建除法IPvivado的除法器ip核有三种类型，跟ISE
小 阿 飞·2024-02-20 21:31

除法器 c语言 模拟,用Vivado-HLS实现低latency除法器

XilinxVivadoHigh-LevelSynthesis(HLS)工具将C,C++,或者SystemC设计规范，算法转成RegisterTransferLevel(RTL)实现，可综合到XilinxFPGA
小小羊羊羊·2024-02-20 21:00

xilinx FPGA 乘法器 除法器 开方 IP核的使用（VHDL&ISE）

目录一、乘法器ip核1.新建工程之后建一个ip核文件：2.配置ip核：3.编写顶层文件或者激励文件：第一种情况：这个是加了ce的第二种情况：这个是加了ce和sclr的第三种情况：这个是不加使能的乘法器的正确使用：第二天的新进展：最高位是1结果之所以出问题，是因为设置的时候我忘了改了，那个输入的类型默认是signed，即有符号位，大家一定要看清楚哟，按照自己需求，看是否设置最高位为有符号位二、除法器
坚持每天写程序·2024-02-20 21:30

数字信号处理基础----xilinx除法器IP使用

但在一些特殊情况下，希望采用乘除法，这时候在FPGA当中就需要专用的IP了。乘除法在FPGA当中实现起来是比较困难的一件事情。
black_pigeon·2024-02-20 21:27

洛谷C++简单题小练习day12—寻找最小值小程序

day12--寻找最小值--2.16习题概述题目描述给出n和n个整数ai，求这n个整数中最小值是什么。输入格式第一行输入一个正整数n，表示数字个数。第二行输入n个非负整数，表示1,2…a1,a2…an，以空格隔开。输出格式输出一个非负整数，表示这n个非负整数中的最小值。代码部分#includeusingnamespacestd;intmain(){intn;cin>>n;//数字个数inta[n]
小杨想赢一次·2024-02-20 17:25

基于FPGA的I2C接口控制器（包含单字节和多字节读写）

1、概括  前文对IIC的时序做了详细的讲解，还有不懂的可以获取TI的IIC数据手册查看原理。通过手册需要知道的是IIC读、写数据都是以字节为单位，每次操作后接收方都需要进行应答。主机向从机写入数据后，从机接收数据，需要把总线拉低来告知主机，前面发送的数据已经被接收。主机在读取从机数据后，如果还需要继续读取数据，就要对从机做出应答，否则不应答。  另一个需要注意的是数据在时钟的低电平中间进行赋值，
电路_fpga·2024-02-20 12:51

【FPGA开发】HDMI通信协议解析及FPGA实现

本篇文章包含的内容一、HDMI简介1.1HDMI引脚解析1.2HDMI工作原理1.3DVI编码1.4TMDS编码二、并串转换、单端差分转换原语2.1原语简介2.2原语：IO端口组件2.3IOB输入输出缓冲区2.4并转串原语`OSERDESE2`2.4.1`OSERDESE2`工作原理2.4.2`OSERDESE2`级联示意图2.4.3`OSERDESE2`工作时序图2.4.4`OSERDESE2`
Include everything·2024-02-20 12:51

FPGA时钟资源与设计方法——IO延迟约束（Vivado）

只能分析内部的时序信息，对于外部的时序信息Vivado无法提供，在设计中要精确建模外部时序信息，必须为输入和输出端口提供输入输出延迟信息，而I/O延迟约束就是告知XilinxVivado集成设计环境（IDE）FPGA
CWNULT·2024-02-20 12:19

Xilinx（AMD） 7系列FPGA配置引脚说明

xilinx7系列FPGA配置引脚下表详细描述了xilinx7系列FPGA所有配置引脚及其功能。
CWNULT·2024-02-20 12:19

【FPGA】高云FPGA之数字钟实验-＞HC595驱动数码管

高云FPGA之IP核的使用1、设计定义2、设计输入2.1数码管译码显示2.274HC595驱动2.3主模块设计3、分析和综合4、功能仿真6.1hex8模块仿真6.2HC595模块5、布局布线6、时序仿真
凉开水白菜·2024-02-20 12:18

嵌入式 系统 开发 - 第一件事 “搭开发环境”

无论是对DSP，FPGA，或其他可编程芯片开发都要“搭开发环境”：懒得写太多字，画个图来扯淡吧！看看实际怎么搞的：）这张照片仅仅是老哥自己的一个DSP开发实际连结的搞法儿啊，上面的图是一个通用说明。
FOOLCODE·2024-02-20 12:42

FPGA时钟资源与设计方法——时钟抖动（jitter）、时钟偏斜(skew)概念讲解

目录1时钟抖动（clockjitter）2时钟偏斜（clockskew）1时钟抖动（clockjitter）时钟抖动（Jitter）：时钟抖动指的是时钟周期的不稳定性，即：时钟周期随着时间发生变化。时钟抖动是由于晶振本身稳定性导致的，跟晶振本身的工艺有关，所以在设计中无法避免它能带来的影响，通常只能在设计中留有一定的余量。2时钟偏斜（clockskew）时钟偏斜（skew）：时钟偏斜指电路中源时钟
CWNULT·2024-02-20 12:40

VPX信号处理卡设计原理图：9-基于DSP TMS320C6678+FPGA XC7V690T的6U VPX信号处理卡 信号处理 无线电通信

板卡采用一片TIDSPTMS320C6678和一片Xilinx公司Virtex7系列的FPGAXC7V690T-2FFG1761I作为主处理器，Xilinx的AritexXC7A200T作为辅助处理器。
hexiaoyan827·2024-02-20 08:53

人至中年，还有可能培养出新的能力？具体啥招？

探索今天我们看见自己，欣赏自己的小练习，旨在提升我们的自信和能量，成为自己，成为更好的自己！❤❤❤1、行善我的好朋友讲，她的朋友（我认识，也是好友介绍认识的，只是交往不多）有病了，有点严重。
唯舞艺术俊霞·2024-02-20 06:47

CPU，GPU，ASIC和FPGA简介

在这个数字时代，了解CPU、GPU、ASIC和FPGA之间的区别对于优化整体性能至关重要。
audrey-luo·2024-02-20 05:17

DPU技术的进步：赋予未来创新力量

随着云计算和虚拟化技术的发展，网卡在功能和硬件结构方面也经历了四个阶段，即网卡、智能网卡、基于FPGA的DPU和DPUSoC网卡。
audrey-luo·2024-02-20 05:47

今日Java小练习

题目描述一计算保存日期的那一年的所有天数解题思路分别截取日期的年月日保存为int型定义数组保存1到12月的天数（或使用LocalDate的getDayOfMonth方法直接计算）判断如果是闰年二月天数加1累加当前月份前所有月份的天数和用之前累加的天数加上当前月的天数importjava.time.LocalDate;publicclass计算日期{publicstaticvoidmain(Stri
zyt.com·2024-02-20 04:06

FPGA芯片定义及结构分析

点击蓝字关注我们关注、星标公众号，精彩内容每日送达来源：网络素材ai芯片技术架构有哪些？AI芯片的技术架构可以根据其设计方式和特点进行分类。以下是几种常见的AI芯片技术架构：GPU（图形处理器）架构：GPU最初是用于图形渲染和游戏处理的，但由于其高度并行的特性，逐渐被应用于深度学习计算。GPU架构采用多个计算单元（CUDA核心）进行并行计算，能够高效地执行浮点运算和矩阵计算。NVIDIA的Tens
Hack电子·2024-02-20 00:43

手把手教你实现pynq-z2条形码识别

我是雪天鱼，一名FPGA爱好者，研究方向是FPGA架构探索和SOC设计。关注公众号【集成电路设计教程】，拉你进“IC设计交流群”。
雪天鱼·2024-02-19 23:55

【经验】STM32的一些细节

我的设计本意是：使用定时器T3以100us的周期来定时发送命令给FPGA。由于编码器出结果的最长时间为51us。因此，希望PWM中断要滞后于T3约60us。
梓德原·2024-02-19 20:50

FPGA中一些基本概念原理的区分

一、wire型变量与reg变量在Verilog中，wire和reg是两种不同类型的变量，它们有着不同的特性和用途1.1wire变量wire变量用于连接模块中的输入、输出以及内部信号线。它主要用于表示连续赋值的逻辑连接，类似于硬件电路中的导线。wire变量不能在always块或initial块中赋值，它们只能通过连续赋值“assign”语句连接到其他信号，1.2reg变量它主要用于表示时序逻辑中的寄
长安er·2024-02-19 19:37

AMD FPGA设计优化宝典笔记（5）低频全局复位与高扇出

亚军老师的这本书《AMDFPGA设计优化宝典》，他主要讲了两个东西：第一个东西是代码的良好风格；第二个是设计收敛等的本质。
徐丹FPGA之路·2024-02-19 19:36

平时积累的FPGA知识点（11）

平时在FPGA群聊等积累的FPGA知识点，第11期：51可以把dcp文件封装到自己ip里吗？解释：不可以52fifo的异步复位要做异步复位同步释放吗？
徐丹FPGA之路·2024-02-19 19:06

平时积累的FPGA知识点（6）

平时在FPGA群聊等积累的FPGA知识点，第六期：1万兆网接口，发三十万包，会出现掉几包的情况，为什么？原因：没做时钟约束，万兆网接口的实现，本质上都是高速serdes，用IP的话，IP会自带约束。
徐丹FPGA之路·2024-02-19 19:05

平时积累的FPGA知识点（8）

平时在FPGA群聊等积累的FPGA知识点，第八期：21FFTIP核有遇到过FFTIP核测量频率不准确的问题吗？大部分情况下都是准的，偶尔偏差比较大，IP核输入的数据用matlab计算出的频率是对的。
徐丹FPGA之路·2024-02-19 19:05

平时积累的FPGA知识点（9）

平时在FPGA群聊等积累的FPGA知识点，第9期：31ldpc的license是什么？
徐丹FPGA之路·2024-02-19 19:05
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