FPGA无线通信

FPGA边沿检测

有一个缓慢变化的1bit信号sig，编写一个程序检测a信号的上升沿给出指示信号rise，当sig信号出现下降沿时给出指示信号down。注：rise,down应为单脉冲信号，在相应边沿出现时的下一个时钟为高，之后恢复到0，一直到再一次出现相应的边沿。`timescale1ns/1psmoduleedge_detect(inputrst,//异步复位信号，低电平有效inputclk,//系统时钟信号i
我来挖坑啦·2024-01-14 11:33

RFID技术在3C家电中的全方位应用

RFID技术在3C家电中的全方位应用一、RFID技术简述射频识别（RFID）技术是一种无线通信技术，已经在各行各业得到广泛应用。
ck_RFID_·2024-01-14 08:22

FPGA设计时序约束十六、虚拟时钟Virtual Clock

目录一、序言二、VirtualClock2.1设置界面三、工程示例3.1工程设计3.2工程代码3.3时序报告3.4答疑四、参考资料一、序言在时序约束中，存在一个特殊的时序约束，虚拟时钟VirtualClock约束，根据名称可看出时钟不是实际存在的，主要是在STA分析时序时提供一个参考。二、VirtualClock相较于create_clock创建主时钟约束到实际的物理位置，虚拟时钟约束时不需要指定
知识充实人生·2024-01-14 06:43

【LabVIEW FPGA 编程入门】使用FPGA IO进行编程

1.在项目中新建一个VI，命名为FPGAIOTest。2.可以直接将项目中的FPGAIO拖入程序框图中。
東方神山·2024-01-14 06:42

【LabVIEW FPGA入门】没有CompactRIO时进行编程测试

1.新建一个空白项目。2.新建cRIO终端。要添加仿真的远程实时目标，请选择项目名称，右击并选择新建>>目标和设备(TargetsandDevices)。3.新建终端和设备，选一个cRIO型号接下来，当添加目标和设备窗口出现时，请选择新建目标或设备(NewtargetorDevice)，你所能仿真创建的设备清单会显示出来。选择需要的目标类型并点击确定(ok)。新建的目标就应在已命名的项目浏览窗口中
東方神山·2024-01-14 06:42

【LabVIEW FPGA入门】使用LabVIEW FPGA进行编程并进行编译

在本文中会进行一个简单的FPGA编程演示，这通常可以验证编译工具链是否正常使用。
東方神山·2024-01-14 06:41

【INTEL（ALTERA）】使用Intel Agilex7 F-Tile PMA/FEC Direct PHY IP时钟域会出现时序违规行为？

说明由于英特尔®Quartus®PrimeProEdition软件22.4及更早版本中的IntelAgilex®7设备F-TilePMA/FECDirectPHY多速率英特尔®FPGAIP存在问题，您可能会在以下时钟传输上看到时序违规
神仙约架·2024-01-14 06:41

FPGA之初探

FPGA的构成基本逻辑单元CLBCLB是FPGA的基本逻辑单元，一个CLB包括了2个Slices，所以知道Slices的数量就可以知道FPGA的“大概”逻辑资源容量了。
行者..................·2024-01-14 06:08

超越GPU：TPU能成为接班人吗？

在我们开始深入探讨TPU之前，先了解一下两个重要的芯片技术，FPGA和ASIC。
萤火架构·2024-01-14 06:07

【学习】FPGA verilog 编程使用vscode，资源占用多 卡顿 卡死 内存占用多解决方案

问题描述FPGAverilog编程使用vscode，资源占用多卡顿卡死内存占用多解决方案。32G内存，动不动就暂用50%！！
神仙约架·2024-01-14 06:06

ZYNQ开发（七）Linux开发之Petaliunx的设计流程（SD卡启动）

微信公众号上线，搜索公众号小灰灰的FPGA,关注可获取相关源码，定期更新有关FPGA的项目以及开源项目源码，包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等
小灰灰的FPGA·2024-01-14 06:55

基于ZU19EG的100G-UDP解决方案

环境配置FPGA硬件：519-ZU19EG的4路100G光纤PCIe加上计算卡电脑：国产国鑫主板（双PCU）：GooxiG2DA-BCPU:[email protected]内存：64GB操作系统
hexiaoyan827·2024-01-14 03:31

下一代毫米波无线局域网：愿景与关键使能技术

作为应用最广泛的无线通信技术之一，无线局域网（WLAN,wirelesslocalareanetwork）需要在吞吐量、可靠性、时延等关键性能上进一步突破，同时还需要具备感知、智能等新特性。
罗思付之技术屋·2024-01-14 02:42

【LabVIEW FPGA入门】LabVIEW FPGA实现I2S解码器

该示例演示了如何使用LabVIEWFPGA解码I²S信号。该代码可用于大多数支持高速数字输入的LabVIEWFPGA目标（例如R系列、CompactRIO）。
東方神山·2024-01-14 00:26

【LabVIEW FPGA入门】模拟输入和模拟输出

1.简单模拟输入和输出测试1.打开项目，在FPGA终端下面新建一个VI2.本示例以模拟输入卡和模拟输出卡同时举例。3.新建一个VI编写程序，同时将卡1的输出连接到卡2的输入使用物理连线。
東方神山·2024-01-14 00:53

【LabVIEW FPGA入门】使用CompactRIO进行SPI和I2C通信

NI提供了SPIandI2CDriverAPI：下载SPIandI2CDriverAPI-NI该API使用FPGA数字I/O线与SPI或I2C设备进行通信。
東方神山·2024-01-13 23:13

【LabVIEW FPGA入门】NI FPGA 硬件实现RS-232、RS422、RS-485

可以在NIFPGA卡上实现RS-232，RS-422和RS-485协议。主要考虑因素是在实施RS-422或RS-485时如何处理信号的电压电平。
東方神山·2024-01-13 22:42

【LabVIEW FPGA入门】使用数字IO卡进行正交编码器采集

示例程序演示了如何使用LabVIEWFPGA模块和CompactRIO硬件来估计正交编码器的速度和加速度。
東方神山·2024-01-13 22:42

【LabVIEW FPGA入门】LabVIEW FPGA 实现SPI通信协议

该实现由两个组件组成：在LabVIEWFPGA中实现的SPI协议以及用于从主机PC或实时控制器与FPGA进行通信的LabVIEW主机接口。
東方神山·2024-01-13 22:08

Verilog语法——2.模块例化、运算符

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】2模块例化、运算符2.1模块例化2.1.1什么是模块例化例化，即将项目不断拆分成次级功能模块
鸥梨菌Honevid·2024-01-13 22:19

Verilog语法——4.Verilog工程模板、相应规范再强调

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】4.Verilog工程模板、相应规范4.1Verilog工程模板4.1.1设计模块模板
鸥梨菌Honevid·2024-01-13 22:19

Verilog语法——5.测试文件

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】5.测试文件5.1认识测试文件（testbench）testbench是一种验证的手段
鸥梨菌Honevid·2024-01-13 22:19

Verilog语法——3.模块设计实战

参考资料【明德扬_verilog零基础入门语法HDL仿真快速掌握-手把手教你写FPGA/ASIC代码设计流程中的应用】3模块设计实战3.1简单模块设计3.1.1需要实现的简单模块示例3.1.2简单模块实现代码写法一
鸥梨菌Honevid·2024-01-13 22:15

【XILINX】各系列FPGA的高速收发器速度及特点

概述xilinx收发器产品涵盖了当今高速协议的全部范围。GTH和GTY收发器提供要求严苛的光学互连所需的低抖动，并具有世界一流的自适应均衡功能以及困难的背板操作所需的PCS功能。Versal™ACAPGTY(32.75Gb/s)：针对延迟和功耗进行了优化VersalACAPGTM(58Gb/s)：针对最新的铜缆、背板和光纤接口进行了调整，支持PAM4和NRZVersalACAPGTM(112Gb/
神仙约架·2024-01-13 19:54

车规级芯片之 MCU、MPU、DSP、FPGA、SOC

1.概述随着处理器技术的不断发展，CPU(CentralProcessingUnit)的发展逐渐出现三种分支，分别是MCU(MicroControllerUnit，微控制器单元)和MPU（MicroProcessorUnit，微处理器单元）和DSP(DigitalSignalProcessing/Processor)数字信号处理器。MCU在应用中比较常见的就是ST的芯片，比如STM32，就是通常所
scott198512·2024-01-13 12:34

基于ZYNQ的千兆网项目(3)

基于ZYNQ的UDP实现项目简述UDP简述PL端设计PS端设计下板测试总结项目简述前面的文章讲解了TCP客户机与主机在ZYNQ上面的实现，其实说白了就是调用现成的API函数，这点与FPGA的设计其安全不同
朽月·2024-01-13 11:26

FPGA高端项目：纯verilog的 25G-UDP 高速协议栈，提供工程源码和技术支持

目录1、前言免责声明2、相关方案推荐我这里已有的以太网方案本协议栈的1G-UDP版本本协议栈的10G-UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手GT资源使用GTY--10GBASE-R*协议使用1G/2.5GEthernetPCS/PMAorSGMII使用25G-
9527华安·2024-01-13 11:55

FPGA 高端项目：基于 SGMII 接口的 UDP 协议栈，提供2套工程源码和技术支持

目录1、前言免责声明2、相关方案推荐我这里已有的以太网方案本协议栈的1G-UDP版本本协议栈的10G-UDP版本本协议栈的25G-UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手网络PHY1G/2.5GEthernetPCS/PMAorSGMII使用MAC层AXI4-S
9527华安·2024-01-13 11:21

FPGA难学在哪里，要如何学习？

对数字电路和逻辑设计有一定基础的话，入门FPGA可能相对容易一些。
宸极FPGA_IC·2024-01-13 10:58

基于STM32和ESP8266的物联网应用开发与实现

基于STM32和ESP8266的物联网应用开发与实现可以实现智能家居、智能工业、环境监测等多种应用，它将结合STM32微控制器的实时控制能力和ESP8266无线通信模块的WiFi连接能力。
嵌入式杂谈·2024-01-13 06:53

【MATLAB源码-第108期】基于matlab的OFDM-OQAM系统仿真，包含PHYDYAS滤波器模块和PNN结构，输出误码率曲线。

操作环境：MATLAB2022a1、算法描述OFDM/OQAM（正交频分复用/正交四分之一幅度调制）是一种高效的无线通信系统，采用PHYDYAS（物理层动态接入）滤波器来优化性能。
Matlab程序猿·2024-01-13 06:50

LTE Cat 1 无线通信模块 AT 指令使用

文章目录应用场景初始化TCP通信发送短信（文本模式）读取短信（文本模式）发送短信（PDU模式）以移远EC800M-CNLTECat1模块为例。应用场景初始化默认波特率为9600，1位起始位，8位数据位，1位停止位，无校验。AT：测试模块是否收发正常。[10:24:02.368]发→◇AT[10:24:02.370]收←◆ATOKATI：提供MT的ID信息。最大响应时间：300ms。[10:42:5
嵌入式工程狮·2024-01-13 06:49

服务员呼叫器Verilog代码远程云端平台Quartus

名称：服务员呼叫器Verilog代码远程云端平台Quartus软件：Quartus语言：Verilog代码功能：1.设计内容和要求(包括设计内容、主要指标与技术参数)设计内容:基于FPGA的服务员呼叫器的设计
FPGA代码库·2024-01-13 04:28

vivado交通灯设计verilog代码ego1板红绿灯时间可修改

FPGA代码Verilog/VHDL代码资源下载：www.hdlcode.com本代码已
FPGA代码库·2024-01-13 04:57

1、使用AX301开发板实现流水灯

该程序实现的效果是，下载到FPGA开发板后，LED0到LED3以此点亮，KEY4作为复位按钮，若按下则复位（异步复位），四个LED灯先同时点亮，然后再从LED0开始逐次点亮。
Fainyounger·2024-01-13 04:27

竞赛抢答器4路抢答器verilog，仿真视频、代码、AX301开发板

本代码已在AX301开发板验证，开发板资料：AX301开发手册.pdfFPGA代码资源下载网：hdlcode.
FPGA代码库·2024-01-13 04:27

0 ZigBee无线通信概念实验、抓包

胜达电子学习笔记：lesson5ZigBee无线通信概念实验、抓包5.无线通信概论5.1理解Lesson5-Send`main`：主函数`halRfInit`：射频初始化`RFSend`：无线数据发送出去
半两八斤·2024-01-13 03:33

编译开源软件vtr-verilog-to-routing遇到的一点问题

vtr-verilog-to-routing介绍Verilog-to-Routing（VTR）项目是一个全球性的合作项目，旨在提供一个开源框架，用于进行FPGA架构和CAD研究和开发。
从此不归路·2024-01-13 02:57

阿里云 云服务器ECS类产品汇总，各云产品的产品简介及适用场景介绍

阿里云云服务器ECS类产品并不是只有云服务器和轻量应用服务器两种产品，还包括弹性裸金属服务器、GPU云服务器、专有宿主机、FPGA云服务器、VMware服务等产品和服务均属于云服务器ECS类云产品，本文为大家介绍一下哪些云产品属于云服务器
阿里云最新优惠和活动汇总·2024-01-13 01:57

3D scanner with DLPC3478

109fb20ee1f39e5212cd7a443a0286c5因数：分别率波长pattern速度DMD与DLPC匹配3Dscanner是结构光的概念走的Internalpattern,是DLPC内部提供图像给DMDExternalPattern,外部FPGA
Kent Gu·2024-01-12 19:07

电力工业：用于IIoT传感器的射频无线电力传输技术

姓名：罗雅婷学号：20021210681转自：https://blog.csdn.net/【嵌牛导读】无线通信是利用电波信号可以在自由空间中传播的特性进行信息交换的一种通信方式。
罗雅婷·2024-01-12 16:24

Fpga开发笔记（一）：高云FPGA芯片介绍，入手开发板套件、核心板和底板介绍

article/details/135551179红胖子网络科技博文大全：开发技术集合（包含Qt实用技术、树莓派、三维、OpenCV、OpenGL、ffmpeg、OSG、单片机、软硬结合等等）持续更新中…FPGA
长沙红胖子Qt软件开发·2024-01-12 16:52

FPGA UDP协议栈：基于88E1111，支持RGMII、GMII、SGMII三种模式，提供3套工程源码和技术支持

目录1、前言免责声明2、相关方案推荐我这里已有的以太网方案本协议栈的1G-UDP版本本协议栈的10G-UDP版本本协议栈的25G-UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手网络PHYIDELAYE源语1G/2.5GEthernetPCS/PMAorSGMII使用M
9527华安·2024-01-12 15:31

Microsemi Libero系列教程（全网首发）

MicrosemiSmartFusion系列FPGA简介SmartFusion系列ARM部分开发教程：SmartFusion从FPGA到ARM系列教程MicrosemiFPGA开发工具安装包所有版本官方下载链接系列教程
whik1194·2024-01-12 11:35

7 Series FPGAs Transceivers Wizard(3.6) ip核接收数据正确性判断

详见7SeriesFPGAsTransceiversWizard(3.6)datasheetP321.
yundanfengqing_nuc·2024-01-12 09:20

zynq7010/zynq7020系列FPGA的输入输出延时、建立保持时间（setup/hold）

zynq7010/zynq7020系列FPGA的输入输出延时、建立保持时间（setup/hold）——zynq7000系列的建立保持时间需要从其开关特性手册中查询，本文参考了ds187手册中的相关内容，
大功率灯泡·2024-01-12 09:19

关于基于Lattice Crosslink-NX系列FPGA用于图像采集、桥接和处理的应用总结分享

作者：Hello，PandaLatticeCrosslink-NX系列FPGA的定位仍然还是主要面向接口桥接类的应用，虽然它的逻辑已经到了39K的规模，但其处理能力仍然偏弱，特别是存在以下几个很大的短板
_Hello_Panda_·2024-01-12 09:47

Zynq 电源

PS系统部分的电源和PL逻辑部分的电源都有上电顺序，不正常的上电顺序可能会导致ARM系统和FPGA系统无法正常工作。PS部分的电源有VCCPINT、VCCPAUX、VCCPLL和PSVCCO。
乾 乾·2024-01-12 09:16

008-关于FPGA/ZYNQ直接处理图像传感器数据输出的若干笔记（裸板采集思路）

文章目录前言一、图像传感器厂商二、图像传感器的参数解析三、图像传感器中的全局曝光和卷帘曝光四、处理传感器图像数据流程1.研究当前图像传感器输出格式2.FPGA处理图像数据总结前言最近也是未来需要考虑做的一件事情是
技术小董·2024-01-12 09:15

在Vivado下利用Tcl实现IP的高效管理

一种是创建FPGA工程之后，在当前工程中选中IPCatalog，生成所需IP，这时相应的IP会被自动添加到当前工程中；另一种是利用ManageIP，创建独立的IP工程，缺省情况下，IP工程的名字为magaged_ip
斐非韭·2024-01-12 09:15
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