FPGA选型第22页

测试覆盖率统计工具

一、工具选型简介：jacoco（Javacodecoverage）是目前主流的开源代码覆盖率统计工具（更新最热，github引用最多）。

snakeflash·2024-01-15 12:28

Java版直播商城：电商源码、小程序、三级分销及免费搭建方案

一、技术选型java开发语言：java是一种跨平台的编程语言，适用于大型企业级应用开发。使用java开发直播商城可以保证系统的稳定性和可扩展性。

m0_68459853·2024-01-15 11:05

第一章 MEMS惯性器件-加速度计误差分析

MEMS惯性器件-加速度计误差分析第二章MEMS惯性器件-陀螺仪误差分析第三章国内工业和消费类厂商惯性器件IMU常见验证手段第四章MEMS磁力计与模块的误差分析第五章6-DOF与9-DOF模块工厂标定流程和选型闭坑第六章

f_super·2024-01-15 10:28

加速度传感器选型参数

加速度传感器：Accelerationsensor1.可测加速度范围：①紧急制动减速度紧急制动时，汽车的最大减速度一般为7.5~8m/s^2。②平均制动减速度或平均加速度普通情况下，汽车的平均减速度应为3~4m/s^2。③正常制动减速度实际使用制动时，除紧急情况外，通常不应使制动减速度大于1.5~2.5m/s^2，否则会使轮胎剧烈磨损、乘客感到不舒服或发生危险、运输货物与车发生相对运动造成不安全。

YYmzx·2024-01-15 10:24

Prometheus + Granafa 构建高大上的MySQL监控平台

我这边的选型是Prometheus+Granafa的实现方式。简而言之就是我现在的生产环境使用的是prometheus，还有就是granafa满足的我的

码农小光·2024-01-15 09:14

DockerCompose - 微服务项目部署全过程（最佳实践）

1.10、测试结果一、微服务项目部署1.1、项目介绍a）技术选型：SpringCloud2021.0.1、Spr

陈亦康·2024-01-15 07:47

入门Docker: 容器技术的基础

目录服务器选型虚拟机基于主机(物理机或虚机)的多服务实例基于容器的服务实例DockerDocker三要素Docker安装Docker基本使用基本操作仓库+镜像容器服务器选型在选择服务器操作系统时，Windows

暴躁小段额·2024-01-15 06:18

20 万元接单【无人自动售货机】项目，开发周期 2 个月

开发配置前端VUE小程序和PC端管理后台后端SpringBoot、AI商品识别硬件售货机、锁、摄像头、电子秤开发人员3人，周期60天，费用是20万元后端技术选型核心框架：SpringBoot数据库连接池

AIoT科技物语·2024-01-15 06:36

基于JavaWeb的酒店管理系统

基于JavaWeb的酒店管理系统文章目录基于JavaWeb的酒店管理系统系统介绍技术选型成果展示源码获取账号地址及其他说明系统介绍基于JavaWeb的酒店管理系统是为酒店打造的管理平台，其主要功能有管理员登陆

全栈小白.·2024-01-15 05:55

基于SpringBoot+Vue实现的二手交易系统

功能模块图技术选型开发工具：IntelliJIDEA2020.3运行环境：jdk8+mysql5.7+maven3.6.0+nodejs14.21.3服务端：Sprin

全栈小白.·2024-01-15 05:25

FPGA概述

文章目录1.什么是FPGA2.学习FPGA有什么用3.学习FPGA需要何种先决条件1.什么是FPGA这个问题太low了，身处数字时代，从事电子信息行业，居然不知道FPGA？岂非笑谈？

中年阿甘·2024-01-15 05:28

【NI国产替代】USB‑7846 Kintex-7 160T FPGA，500 kS/s多功能可重配置I/O设备

Kintex-7160TFPGA，500kS/s多功能可重配置I/O设备USB‑7846具有用户可编程FPGA，可用于高性能板载处理和对I/O信号进行直接控制，以确保系统定时和同步的完全灵活性。

深圳信迈科技DSP+ARM+FPGA·2024-01-15 02:32

jsPlumb、mxGraph和Antv x6实现流程图选型

解决方案结合我们项目以及主流解决方案，提供以下几种方案：序号技术栈性质是否开源说明1jsPlumb国外框架社区版、商业版中台项目现有方案2mxGraph国外框架开源比较有名的开源绘图网站draw.io（和processOn类似），使用mxGraph进行开发的。3Antvx6国内框架开源阿里蚂蚁Antv产品，FineDataLink数据集成平台采用的方案，新版dolphinscheduler也已更换

前端蜗牛君·2024-01-15 00:30

具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程详解

目录1概述2IPexamples功能3IP使用例程4注意事项5DDSIPExamples下载位置1概述本文用于讲解xilinxIP的ddsipexamples（动态配置频率）的功能说明，方便使用者快速上手。2IPexamples功能本examples是月隐编写的针对DDS的使用demo，实现通过vio控制频率控制字来调整DDS的输出频率，为大家演示一个可动态配置DDS频率的例程。例程的平台：1）硬

风中月隐·2024-01-14 22:48

基于视觉定位技术选型

本文将介绍基于视觉定位技术的优缺点、适用场景和选型方案。基于视觉定位技术的优缺点优点精度高：视觉定位技术可以精确定位物体，提高定位的精度和可靠性。

剑飞的编程思维·2024-01-14 21:03

百度路书实现车辆轨迹动态回放功能-javascrpt版

二、直接上代码1.效果图2.代码总结前言项目技术选型：我们这里是springboot项目，前端框架是bootstrap，页面采

buye1213·2024-01-14 19:56

布隆过滤器 Bloom Filter

缺点2、布隆过滤器的使用场景3、布隆过滤器的原理3.1布隆过滤器的数据结构3.2初始化阶3.3插入元素过程3.4查询元素是否存在3.5元素删除3.6扩容4、SpringBoot整合布隆过滤器4.1技术选型

柚几哥哥·2024-01-14 16:33

FPGA_ZYNQ_XADC

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、ADC介绍二、使用步骤1.搭建FPGABD工程1.1新建工程1.2搭建FPGABD工程1.3生成bit文件导入硬件加载SDK2

小白520号·2024-01-14 15:04

FPGA---新手常见问题(FPGA_Vivado_Error)

1，如何快速找到开发板的各个功能管脚？1）查看用户手册2）网站查找开发板引脚信息表（主板引脚信息）3）相关论坛帖子2，生成bit文件不成功怎么办，问题原因和解决方法，以及例外解决方法？【错误现象】[DRCNSTD-1]UnspecifiedI/OStandard:4outof4logicalportsuseI/Ostandard(IOSTANDARD)value'DEFAULT',insteado

伊宇韵·2024-01-14 15:04

【FPGA】Xilinx_ZYNQ7Z020——6. PS定时器中断

文章目录6.PS定时器中断工程创建SDK下载调试6.PS定时器中断工程创建复制之前的ps_hello工程在弹出的对话框中填写新的工程名“ps_timer”，选择创建工程子目录PS里的定时器，因为不需要管脚输出，就不用配置管脚SDK运行SDK&

xyz_·2024-01-14 15:04

ZYNQ PS端MIO的使用——FPGA Vitis篇

文章目录1.前言2.MIO介绍3.Vivado工程编写4.Vitis工程编写5.实验小结A.附录B.工程源码下载1.前言本实验介绍如何使用ZYNQ芯片PS端的MIO。MIO是ZYNQ芯片PS端的基础外设IO，可以连接诸如SPI，I2C，UART，GPIO等，通过Vivado软件设置，软件可以将信号通过MIO导出，同样也可以将信号通过EMIO（后续试验会介绍EMIO）连接到PL端的引脚上。MIO共有

BIGMAC_1017·2024-01-14 15:34

Xilinx_ZYNQ7020_自定义IP开发文档

建议将图片保存下来直接上传(img-2FaM6NWy-1582858270651)(media/aab71e0ee5f6d827823f26628900ce6d.png)]ZYNQ芯片的PL部分也就是FPGA

weixin_43354598·2024-01-14 15:04

Xilinx ZYNQ简介

ZYNQ是赛灵思公司（Xilinx）推出的新一代全可编程片上系统（APSoC），它将处理器的软件可编程性与FPGA的硬件可编程性进行完美整合，以提供无与伦比的系统性能、灵活性与可扩展性。

耐心的小黑·2024-01-14 15:33

ALINX_ZYNQ_MPSoC开发平台FPGA教程：PL的点灯实验

前言目标：每秒翻转一次LED我会在前言中记录自己通过本实验学到的东西ZYNQ-7000的PL部分使用的时钟是200M的差分时钟，通过有源晶振提供（有源：一上电就产生时钟信号），而PS部分使用的也是有源时钟，但是是50M的单端时钟由于PL部分的200M差分时钟，因此需要使用IBUFDS将差分时钟转为单端时钟，如下图正文一、点灯设计程序要实现1秒翻转，就需要一个1秒的计数器，而使用的时钟是200M，那

崽崽今天要早睡·2024-01-14 15:02

ZYNQ学习笔记（三）---Xilinx软件工具介绍与FPGA开发流程

由于我之前也没有接触过这类芯片，对FPGA以及VerilogHDL语言也只有一些粗浅的了解，我也是摸着石头过河，慢慢来。

Zhou1f_SUDA·2024-01-14 15:32

FPGA系统性学习笔记连载_Day4 Xilinx ZYNQ7000系列 PS、PL、AXI 、启动流程基本概念篇

四、ZYNQ芯片内部用硬件实现了AXI总线协议，包括9个物理接口，分别为AXI-GP0~AXIGP3，AXI-HP0~AXI-HP3，AXI-ACP接口。1、AXI_ACP接口，是ARM多核架构下定义的一种接口，中文翻译为加速器一致性端口，用来管理DMA之类的不带缓存的AXI外设，PS端是Slave接口。2、AXI_HP接口，是高性能/带宽的AXI3.0标准的接口，总共有四个，PL模块作为主设备连

ONEFPGA·2024-01-14 15:01

FPGA_ZYNQ （PS端）开发流程（Xilinx软件工具介绍）

【前言】1.1XilinxZynqSoC系列针对不同的应用领域，Xilinx公司设计开发了各种逻辑资源规模和集成各种外设功能的ZynqSOC器件，包括专为成本优化的Zynq-7000平台，面向高性能实时计算应用领域的ZynqUltraScale+MPSoC，面向射频通信的ZynqUltraScale+RFSoC，以及具备高度可扩展特性的自适应加速平台ACAP。具体相关知识大家可以下去查询。1.2X

伊宇韵·2024-01-14 15:59

FPGA的MARK_DEBUG调试之波形抓取

一、描述在工作时发现FPGA向ARM传输的数据有问题，因此想抓取一下FPGA的波形。作为传统方式使用示波器抓取过于麻烦，因此使用VIVADO自带的DEBUG功能抓取输出的数据波形。

追逐者-桥·2024-01-14 11:29

FPGA边沿检测

有一个缓慢变化的1bit信号sig，编写一个程序检测a信号的上升沿给出指示信号rise，当sig信号出现下降沿时给出指示信号down。注：rise,down应为单脉冲信号，在相应边沿出现时的下一个时钟为高，之后恢复到0，一直到再一次出现相应的边沿。`timescale1ns/1psmoduleedge_detect(inputrst,//异步复位信号，低电平有效inputclk,//系统时钟信号i

我来挖坑啦·2024-01-14 11:33

软件工程宠物管理系统详细计划示例

本说明书详细阐述了系统的功能、架构、模块划分以及技术选型等方面的内容，旨在为项目开发团队、项目管理人员和感兴趣的读者提供参考。

空心木偶☜·2024-01-14 10:56

在 Nvidia Docker 容器编译构建显存优化加速组件 xFormers

写在前面xFormers是FaceBookResearch（Meta）开源的使用率非常高的Transformers加速选型，当我们使用大模型的时候，如果启用xFormers组件，能够获得非常明显的性能提升

soulteary·2024-01-14 10:20

FPGA设计时序约束十六、虚拟时钟Virtual Clock

目录一、序言二、VirtualClock2.1设置界面三、工程示例3.1工程设计3.2工程代码3.3时序报告3.4答疑四、参考资料一、序言在时序约束中，存在一个特殊的时序约束，虚拟时钟VirtualClock约束，根据名称可看出时钟不是实际存在的，主要是在STA分析时序时提供一个参考。二、VirtualClock相较于create_clock创建主时钟约束到实际的物理位置，虚拟时钟约束时不需要指定

知识充实人生·2024-01-14 06:43

【LabVIEW FPGA 编程入门】使用FPGA IO进行编程

1.在项目中新建一个VI，命名为FPGAIOTest。2.可以直接将项目中的FPGAIO拖入程序框图中。

東方神山·2024-01-14 06:42

【LabVIEW FPGA入门】没有CompactRIO时进行编程测试

1.新建一个空白项目。2.新建cRIO终端。要添加仿真的远程实时目标，请选择项目名称，右击并选择新建>>目标和设备(TargetsandDevices)。3.新建终端和设备，选一个cRIO型号接下来，当添加目标和设备窗口出现时，请选择新建目标或设备(NewtargetorDevice)，你所能仿真创建的设备清单会显示出来。选择需要的目标类型并点击确定(ok)。新建的目标就应在已命名的项目浏览窗口中

東方神山·2024-01-14 06:42

【LabVIEW FPGA入门】使用LabVIEW FPGA进行编程并进行编译

在本文中会进行一个简单的FPGA编程演示，这通常可以验证编译工具链是否正常使用。

東方神山·2024-01-14 06:41

【INTEL（ALTERA）】使用Intel Agilex7 F-Tile PMA/FEC Direct PHY IP时钟域会出现时序违规行为？

说明由于英特尔®Quartus®PrimeProEdition软件22.4及更早版本中的IntelAgilex®7设备F-TilePMA/FECDirectPHY多速率英特尔®FPGAIP存在问题，您可能会在以下时钟传输上看到时序违规

神仙约架·2024-01-14 06:41

api网关-kong

小乞丐程序员·2024-01-14 06:10

FPGA之初探

FPGA的构成基本逻辑单元CLBCLB是FPGA的基本逻辑单元，一个CLB包括了2个Slices，所以知道Slices的数量就可以知道FPGA的“大概”逻辑资源容量了。

行者..................·2024-01-14 06:08

超越GPU：TPU能成为接班人吗？

在我们开始深入探讨TPU之前，先了解一下两个重要的芯片技术，FPGA和ASIC。

萤火架构·2024-01-14 06:07

【学习】FPGA verilog 编程使用vscode，资源占用多卡顿卡死内存占用多解决方案

问题描述FPGAverilog编程使用vscode，资源占用多卡顿卡死内存占用多解决方案。32G内存，动不动就暂用50%！！

神仙约架·2024-01-14 06:06

ZYNQ开发（七）Linux开发之Petaliunx的设计流程（SD卡启动）

微信公众号上线，搜索公众号小灰灰的FPGA,关注可获取相关源码，定期更新有关FPGA的项目以及开源项目源码，包括但不限于各类检测芯片驱动、低速接口驱动、高速接口驱动、数据信号处理、图像处理以及AXI总线等

小灰灰的FPGA·2024-01-14 06:55

基于ZU19EG的100G-UDP解决方案

环境配置FPGA硬件：519-ZU19EG的4路100G光纤PCIe加上计算卡电脑：国产国鑫主板（双PCU）：GooxiG2DA-BCPU:[email protected]内存：64GB操作系统

hexiaoyan827·2024-01-14 03:31

【LabVIEW FPGA入门】LabVIEW FPGA实现I2S解码器

该示例演示了如何使用LabVIEWFPGA解码I²S信号。该代码可用于大多数支持高速数字输入的LabVIEWFPGA目标（例如R系列、CompactRIO）。

東方神山·2024-01-14 00:26

【LabVIEW FPGA入门】模拟输入和模拟输出

1.简单模拟输入和输出测试1.打开项目，在FPGA终端下面新建一个VI2.本示例以模拟输入卡和模拟输出卡同时举例。3.新建一个VI编写程序，同时将卡1的输出连接到卡2的输入使用物理连线。

東方神山·2024-01-14 00:53

使用 GPT4V+AI Agent 做自动 UI 测试的探索

二、方案选型当前UI的主要问题：一个是通过Web

爱学习的执念·2024-01-13 23:54

【LabVIEW FPGA入门】使用CompactRIO进行SPI和I2C通信

NI提供了SPIandI2CDriverAPI：下载SPIandI2CDriverAPI-NI该API使用FPGA数字I/O线与SPI或I2C设备进行通信。

東方神山·2024-01-13 23:13

【LabVIEW FPGA入门】NI FPGA 硬件实现RS-232、RS422、RS-485

可以在NIFPGA卡上实现RS-232，RS-422和RS-485协议。主要考虑因素是在实施RS-422或RS-485时如何处理信号的电压电平。

東方神山·2024-01-13 22:42

【LabVIEW FPGA入门】使用数字IO卡进行正交编码器采集

示例程序演示了如何使用LabVIEWFPGA模块和CompactRIO硬件来估计正交编码器的速度和加速度。