HDL——FPGA 第19页

Actel---ProASIC®3 Flash Family FPGAs with Optional Soft ARM® Support

ProASIC®3FlashFamilyFPGAswithOptionalSoftARM®SupportFeaturesandBenefitsHighCapacity•30kto1MillionSystemGates

Embeded_FPGA·2023-12-29 02:18

FPGA项目（3）--按键消抖

机械按键是平时做设计的时候很常见的电子元件，但是，不管是应用在单片机的场合还是FPGA的场合，这种按键出来的信号如果不加任何的处理，是无法被单片机/FPGA直接使用的。

嵌入式小李·2023-12-29 01:01

FPGA - 231227 - 5CSEMA5F31C6 - 电子万年历

TAG-FPGA、5CSEMA5F31C6、电子万年历、VerilogFPGA、5CSEMA5F31C6、电子万年历、VerilogFPGA、5CSEMA5F31C6、电子万年历、Verilog顶层模块

乐意奥AI·2023-12-29 01:58

以太网初始化设计（MDIO 控制器）

C.V-Pupil·2023-12-29 00:32

基于 OV2640 的以太网 RGMII 图像传输系统设计

C.V-Pupil·2023-12-29 00:28

【 FPGA 封装设计资源】 Xilinx vs Altera

XILINXPACKAGE一般在docnav搜索，同样也可以在官网；检索关键字“*pkg-pinout.”比如vu9p:ug575-ultrascale-pkg-pinout.pdf原理库文件PackageFilesPortal举例：先选封装；再选器件二维交叉检索后，在右击另存即可。《xczu48drffvg1517pkg.txt》。ALTERAPACKAGE蓝厂、Altreapackage下载地

hcoolabc·2023-12-28 19:17

实现最高效的数据转换：深入了解Achronix JESD204C解决方案

作者：ManishSinha，Achronix战略规划与业务发展部长期以来，Achronix为不同行业的数据密集型和高带宽应用提供了创新性的FPGA产品和技术，并帮助客户不断打破性能极限。

电子科技圈·2023-12-28 19:47

FPGA-Verilog 仿真可视化

DigitalJS是一个基于JavaScript实现的开源数字电路模拟器，旨在模拟由硬件设计工具（如Yosys）合成的电路。由弗罗茨瓦夫大学的MarekMaterzok开发，源文件托管于Github上。DigitalJS的开源网址如下：https://github.com/tilk/digitaljs下面这个网址：http://digitaljs.tilk.eu/，提供了一个DigitalJS的在

ltqshs·2023-12-28 19:44

【INTEL（ALTERA）】如何使用Tcl打开quartus IP自带的例程

之后会在IP所在目录下生产【lvds_0_example_design】文件夹，但在这个文件夹中并没有FPGA工程。例程在哪？查看readme.txt。

神仙约架·2023-12-28 14:35

FPGA高端项目：SDI 视频+音频编解码，提供工程源码和技术支持

9527华安·2023-12-28 12:20

MATLAB算法实战应用案例精讲-【图像处理】FPGA（补充篇）

目录几个高频面试题目CPU或FPGA进行图像处理哪个最好？内联与协同处理克服编程复杂性算法原理

林聪木·2023-12-28 10:53

【ZYNQ】ZYNQ7000 XADC 及其驱动示例

在7系列的FPGA中，XADC提供了JTAG和DRP（dynamicreconfigurationport）接口，用于访问其内部的状态和控制寄存器。

Hello阿尔法·2023-12-28 00:00

数字逻辑实验之BCD码转余三码

【实验环境】FPGA虚拟仿真平台。Vivado2014集成开发环境。Verilog编程语言。【实验原理】包括：功能描述，真值表，逻辑方程，电路图，Verilog代码实现（硬件映射代

飞扬2024·2023-12-27 23:44

数字逻辑实验之利用D触发器，设计并实现三位扭环计数器

【实验环境】FPGA虚拟仿真平台。Vivado2014集成开发环境。Verilog编程语言。【实验原理】包括：功能描述，真值表，逻辑方程，电路图，Verilog代码实现

飞扬2024·2023-12-27 23:13

fpga xvc 调试实现，支持多端口同时调试多颗FPGA芯片

FPGA_Linuxer·2023-12-27 22:44

FPGA 低延时 TCP UDP IP协议栈兼容1G 10G 25G MAC

在计算和数据中心、军事和航天、政府、仪器与测量、金融服务和广播和视频等行业，需要高可靠性的硬件和软件产品，帮助客户更快地开发部署新一代产品，减少技术和市场风险，我司研发的低延迟TCP/IP的IP核的传输速率高于传统网口，延迟较低，可以解决网络通信、数据包处理、云储存、和加速算法等应用遇到的技术挑战。低延迟TCP/IP的IP核有以下特点：●10G以太网连接。●完整的RTL层1、2、3和4，包括专有的

FPGA_Linuxer·2023-12-27 22:44

FPGA高端项目：12G-SDI 视频编解码，提供工程源码和技术支持

9527华安·2023-12-27 17:41

【FPGA】高云FPGA之科学的FPGA开发流程

FPGA开发流程开发流程1、设计定义2、设计输入3、分析和综合4、功能仿真5、布局布线6、时序仿真7、IO分配以及配置文件（bit流文件）的生成8、配置（烧录）FPGA9、在线调试例子1、设计定义1.1

凉开水白菜·2023-12-27 17:10

图像分割算法

毫米波雷达的静止“目标”滤除问题https://blog.csdn.net/xhblair/article/details/130849777车载与体征/手势检测毫米波雷达信号处理流程csdn链接专利-一种基于FPGA

sangba2019·2023-12-27 16:41

Verilog HDL 行为级建模: 单片机设计

概述：在现代电子系统中，单片机（Microcontroller）是一种集成了处理器核心、内存、输入/输出接口和其他外围设备的集成电路。它们被广泛用于嵌入式系统和各种应用领域，例如消费电子产品、工业自动化和通信设备。在单片机设计中，VerilogHDL（HardwareDescriptionLanguage）被广泛用于行为级建模，以描述和验证单片机的功能和行为。本文将介绍如何使用VerilogHDL

UoEmacs_Lisp·2023-12-27 11:13

Verilog HDL基础语法规则与单片机

VerilogHDL是一种硬件描述语言，常用于设计和模拟数字电路。在本文中，我们将探讨VerilogHDL的基本语法规则，并结合单片机的实例来演示其应用。模块声明和端口定义VerilogHDL中的设计是通过模块进行组织的。每个模块包含一个或多个端口，用于与其他模块或外部电路进行通信。以下是一个简单的模块声明和端口定义的示例：moduleCounter(inputwireclk,//时钟输入inpu

UoEmacs_Lisp·2023-12-27 11:12

FPGA时序约束-汇总篇

FPGA时序约束理论篇FPGA时序约束理论篇-时序路径和模型FPGA时序约束理论篇-Skew讲解FPGA时序约束实战-I/O口约束FPGA时序约束实战-时钟周期约束

jk_101·2023-12-27 06:19

项目前置知识整理（1）：图像增强技术之多曝光融合

输出高质量图像；理论参考：采集曝光程度不同的图像后，通过图像算法实现融合；实际实现：采集单张图片，通过算法生成曝光度（亮度不同）的两张图像，进行融合；参考视频：22_基于图像金字塔的曝光融合（第一讲）_大磊FPGA

NoNoUnknow·2023-12-27 05:09

2021-10-05，给自己立一个Flag，养成良好作息

凌晨一点前睡觉4.第二天早上八点起床昨日反思修改PPT任务未完成原因：精力不集中，效率低周目标·完成进度周目标：完成TIFS论文写作完成IOTTutorial4exercise待完成：1.仿真数据2.FPGA

求学者YG·2023-12-27 05:13

CAN协议FPGA篇

一.引言CAN（ControllerAreaNetwork）总线，即控制器局域网总线，是一种功能丰富的车用总线标准。该协议最初是由德国博世（Bosch）公司在1983年制定的，之后在美国密歇根州底特律举行的汽车工程师协会(SAE)会议上正式发布推出。1987年，Intel公司推出的首款CAN总线芯片（82526）上市销售。1991年，奔驰汽车发布的第一款基于CAN总线的多路布线系统汽车——W140

我来挖坑啦·2023-12-27 02:14

实验八基于FPGA的分频器的设计

基本任务一：设计一个分频器，输入信号50MHZ,输出信号频率分别为1KHZ，500HZ，1HZ。m100：扩展任务二：控制蜂鸣器发出滴滴滴的声音

22的卡卡·2023-12-27 01:44

Quartus prim实现模块化电路设计，生成子电路元件并在Block Diagram File中调用的解决方案（关于FPGA的复杂工程设计的相关博客都会采用此方法）

新建工程新建BlockDiagramFile保存为顶层文件新建VerilogHDLFile文件(用来编写子模块电路代码)保存文件并命名文件调用元件设置端口属性

致力于研究如何把螺丝拧紧问题的资深专家·2023-12-26 23:33

基于Quartus Prime平台FPGA关于VGA显示的模块化设计：VGA八种单色屏1s切换显示、横条纹、竖条纹、棋盘格显示、显示模式按键可调、数码管显示单色屏序号

一：VGA协议简介VGA（VideoGraphicsArray）是一种显示接口标准，它最初由IBM于1987年推出。VGA协议定义了计算机视频输出信号的格式和特性。它主要用于连接计算机和显示器之间的传输，实现图像和视频的显示。VGA协议支持最高分辨率为640x480像素，色彩深度为16位色（即65,536种颜色）。它使用模拟信号传输，通过15个针脚的连接器将图像信号传送到显示器。VGA协议还定义了

致力于研究如何把螺丝拧紧问题的资深专家·2023-12-26 23:33

基于Quartus Prime平台从新建工程开始以verilog HDL File保存为顶层文件并采用例化模块的设计方法，RTL Viewer、Sgnal Tap Logic Analyzer的使用

一、顶层文件的建立会建工程的读者可以跳过子目录新建工程新建工程注意存储地址以及文件名不能出现中文（电脑用户名是中文且喜欢把文件放在桌面的可以注意一下这个地方）然后一直next，直到：也可以点击Finish把新建文件保存为顶层文件在弹出的：另存为窗口中，默认给出的名字，点击保存顶层文件编写例化模块代码的基础语法二、RTLViewer的使用可以通过RTLViewer查看模块间的连接情况以及各个端口的数

致力于研究如何把螺丝拧紧问题的资深专家·2023-12-26 23:02

FPGA-Xilinx ZYNQ PS端实现SD卡文件数据读取－完整代码

FPGA-XilinxZYNQPS端实现SD卡文件数据读取本章节记录XilinxZYNQPS端实现SD卡txt文件的数据读取。

Bellwen·2023-12-26 20:27

FPGA-ZYNQ-7000 SoC在嵌入式系统中的优势

FPGA-ZYNQ-7000SoC在嵌入式系统中的优势本章节主要参考书籍《XilinxZynq-7000嵌入式系统设计与实现基于ARMCortex-A9双核处理器和Vivado的设计方法(何宾，张艳辉编著

Bellwen·2023-12-26 20:56

【工具使用-AP】AP测试16通道数据不稳定现象

一，问题现象使用AP录制FPGA输出的TDM16的数据出现数据不稳定的情况。现象如下所示：二，问题原因WCK和DATA线没有接地。

__xu_·2023-12-26 19:07

vivado 对高阻z和不定态x信号的处理

如果发现反例，欢迎评论一起探讨文章目录声明引言1，高阻z代码综合后的原理图前仿真结果后仿真结果结论2，不定态代码综合后的原理图前仿真结果后仿真结果结论3，cnt的情况说明引言最近在做关于FPGA原型验证

月落乌啼霜满天@3760·2023-12-26 19:54

ila采集时钟波形，引发的关于时序的思考

但是在Debug时，我们可能需要判断FPGA内部的某个时钟信号有没有正常工作。在不增加输出管脚的情况下，还是用

月落乌啼霜满天@3760·2023-12-26 19:54

模型实战（18）之C++ - tensorRT部署GAN模型实现人脸超分辨重建

模型实战（18）之C++-tensorRT部署GAN模型实现人脸超分辨重建一个实现人脸超分辨率重建的demo支持StyleGAN:GPENorGFPGAN通过C++-tensorrt快速部署，推理速度每帧在

明月醉窗台·2023-12-26 16:14

性能暴增的Rope Crystal版本：红宝石（12.25）

同时引入了一些实验性参数，还更新了GFPGAN和引入了GPEN模型1！！！

若苗瞬·2023-12-26 14:55

【工具使用-A2B】使用A2B配置16通道车载音频系统

使用FPGA输出双TDM8的信号给到A2BMaster节点，音频数据经过A2B双绞线，传输到A2BSlave节点，然后解析成双TDM8的音频数据，然后给到车载功放。

__xu_·2023-12-26 13:01

phy芯片测试寄存器_如何使用VIO去读取PHY里面对应寄存器测试RGMII接口

测试场景测试拓扑图如下试场景连接图测试方法：使用TestCenter向被测板子上的千兆以太网口打流，在FPGA内部通过自回环从源端

weixin_39732866·2023-12-26 11:38

phy芯片测试寄存器_RGMII接口调试使用VIO读取PHY寄存器值

测试场景测试拓扑图如下试场景连接图测试方法：使用TestCenter向被测板子上的千兆以太网口打流，在FPGA内部通过自回环从源端口返回给TestCenter，通过看TestCenter控制界面上显示结果判断自回环是否正确

电影人王迓难·2023-12-26 11:07

veristand c语言编程,在NI VeriStand环境中进行FPGA相关配置

描述本文主要介绍了用户如何在NIVeriStand环境中进行基于FPGA的相关配置。并以使用7851R输出PWM波为例，叙述了在VeriStand2011运行环境中所需要的所有工作。

边缘人静心·2023-12-26 10:05

veristand c语言编程,NI VeriStand应用

NIVerStand有助于您配置针对多核处理器的实时引擎，以执行以下任务：本文引用地址：http://www.eepw.com.cn/article/113690.htm模拟、数字、通信总线，和基于现场可编程门阵列(FPGA

奈灵·2023-12-26 10:05

labview设置处理器内核数_搭配NI LabVIEW进行多核编程

搭配NILabVIEW进行多核编程NILabVIEW图形化编程方法不仅省时，还很适合对多核处理器和其他并行硬件[如：现场可编程门阵列(FPGA)]进行编程。

weixin_39982580·2023-12-26 10:35

veristand c语言编程,什么是NI VeriStand ?

即买即用的NIVerStand有助于您配置针对多核处理器的实时引擎，以执行以下任务：·模拟、数字、通信总线，和基于现场可编程门阵列(FPGA)的I/O接口·可触发，多文件数据记录·实时激励生成·计算通道

张梓萱·2023-12-26 10:35

如何编写VeriStand custom device/custom FPGA Target以及基本原理

在做HIL开发的时候用到了FPGA，对于Labview中可以很方便的使用FPGA，但是在用VeriStand做模型仿真的时候，调用FPGA就没呢么方便了。感觉就是功能还没有完善。

kcx064·2023-12-26 10:32

在 NI VeriStand 中使用 NI FPGA 设备的入门资料

在NIVeriStand中使用NIFPGA设备的入门资料-NI环境软件VeriStandLabVIEWFPGAModule驱动NICompactRIONIRSeriesMultifunctionRIOFlexRIONIVeriStand

面包超人总动员·2023-12-26 10:00

fpga 8段4位数码管verilator模拟

8段4位数码管verilator模拟seg.vmoduleseg(inputwireclk,inputwirerst_n,outputwire[7:0]SEG,outputwire[3:0]SEL);reg[7:0]digit[0:15]='{8'h3f,8'h06,8'h5b,8'h4f,8'h66,8'h6d,8'h7d,8'h07,8'h7f,8'h6f,8'h77,8'h7c,8'h39,

yvee·2023-12-26 09:40

Intel FPGA 技术开放日

概要时间：2023.11.14全天（9:00-16:20）地点：北京望京.凯悦酒店主题内容：分享交流了IntelFPGA产品技术优势和落地实践方案。

tiger119·2023-12-26 09:39

FPGA分频电路设计(2)

实验要求：采用4个开关以二进制形式设定分频系数（0-10），实现对已知信号的分频。类似实验我之前做过一次，但那次的方法实在是太笨了：利用VHDL实现一定系数范围内的信号分频电路需要重做以便将来应对更大的分频系数先画个图分析下:做偶数系数的分频，你只要关注上升沿或下降沿中的其中一种即可，但如果是奇数系数分频，你必须同时关注两种变化。我的代码：libraryieee;useieee.std_logic

非洲蜗牛·2023-12-26 09:09

NI VeriStand中的硬件I / O延迟时间

NIVeriStand中的硬件I/O延迟时间-NI适用于软件VeriStand问题详述在我的VeriStand项目中，我要从DAQ或FPGA硬件中获取数据，在模型中处理输出，然后输出数据。

面包超人总动员·2023-12-26 09:38

【FPGA】分享一些FPGA高速信号处理相关的书籍

在做FPGA工程师的这些年，买过好多书，也看过好多书，分享一下。后续会慢慢的补充书评。

神仙约架·2023-12-26 09:38

推荐频道

HDL——FPGA