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Linux
HDL——FPGA
Mac 开发 Tang Nano
FPGA
指南(使用终端和使用 VS Code 和插件,适用所有 Gowin
FPGA
)
最近收到了一个Tangnano9K
FPGA
开发板,就想借此机会研究一下。
zhonguncle
·
2023-08-20 12:01
目前无法分类的小探究
软件/程序教程
fpga开发
macos
OMAPL138+SPARTAN6核心板与评估板试用心得
1.OMAP-L138+
FPGA
开发
深圳信迈科技DSP+ARM+FPGA
·
2023-08-20 02:11
OMAPL138
OMPAL138
SPARTAN6
FPGA
DSP
C6748
FPGA
实现AD7768精确控制采集系统
FPGA
实现AD7768精确控制采集系统
FPGA
(现场可编程门阵列)系统逐渐成为了工业自动化和科学研究领域的关键技术,具有高速、灵活,低功耗等特点,被广泛应用于各种数字信号处理(DSP)系统中。
2301_78484069
·
2023-08-19 22:41
fpga开发
matlab
FPGA
的PS还有什么PL是什么意思
在
FPGA
中PS:处理系统(ProcessingSystem):就是与
FPGA
无关的ARM的SOC的部分。PL:可编程逻辑(ProgarmmableLogic):就是
FPGA
部分。
Successful 、
·
2023-08-19 22:57
fpga
IC基础复习
学习笔记
fpga开发
经验分享
学习笔记
ZYQN
数字IC基础
lama-cleaner:基于SOTA AI 模型Stable Diffusion驱动的图像修复工具
1.多种SOTAAI模型擦除模型:LaMa/LDM/ZITS/MAT/FcF/Manga擦除和替换模型:稳定扩散/绘制示例2.后期处理插件RemoveBG:删除图像背景RealESRGAN:超分辨率G
FPGA
N
A雄
·
2023-08-19 19:35
人工智能
stable
diffusion
【【典型电路设计之ROM 的 Verilog
HDL
描述】】
典型电路设计之ROM的VerilogHDL描述ROM的VerilogHDL描述ROM即是只读存储器,是一种只能读出事先存储的数据的存储器,其特性是存入数据无法改变,也就是说这种存储器只能读不能写。由于ROM在断电之后数据不会丢失,所以通常会在不需要经常变更资料的电子或电脑系统中,资料并不会因为电源关闭而丢失。这是verilog代码modulerom(dout,clk,addm,cs_n);inpu
ZxsLoves
·
2023-08-19 16:21
Verilog学习系列
fpga开发
【我的创作纪念日】IC人仍在路上,不停歇……
涉及领域包含:数字信号处理、
FPGA
设计、IC设计验证、雷达信号处理算法仿真等。在这篇总结中(2022在路上~)我也提到过创作初心的问题。主要是想着记录一下自己学习的过程。
在路上-正出发
·
2023-08-19 05:39
非技术学术文章
回顾
反思
再出发
1_
FPGA
开发环境的搭建
第一步是
FPGA
环境的搭建。
sishen4199
·
2023-08-19 03:29
FPGA
fpga
【嵌入式】MKV31F512VLL12 微控制器 (MCU) 、Cyclone® IV E EP4CE10E22I8LN,
FPGA
-现场可编程门阵列芯片
1、MKV31F512VLL12微控制器(MCU)是适用于BLDC、PMSM和ACIM电机控制应用的高性能解决方案。这些MCU采用运行频率为100MHz/120MHz、带数字信号处理(DSP)和浮点单元(FPU)的ARM®Cortex®-M4内核。KV3xMCU配备两个采样率高达1.2MS/s的16位ADC、多个控制定时器以及512KB闪存。特性:120MHzCortex-M4内核,带DSP和FP
Mandy_明佳达电子
·
2023-08-18 21:26
明佳达电子
单片机
嵌入式硬件
综合资源
FPGA
芯片IO口上下拉电阻的使用
FPGA
芯片IO口上下拉电阻的使用为什么要设置上下拉电阻一、如何设置下拉电阻二、如何设置上拉电阻为什么要设置上下拉电阻这里以高云
FPGA
的GW1N-UV2QN48C6/I5来举例,这个芯片的上电默认初始化阶段
在岸上走的鱼
·
2023-08-18 15:42
国产高云FPGA
嵌入式硬件
signaltap内置逻辑分析仪使用记录
0.SignalTapII逻辑分析仪SignalTapII(STP)逻辑分析仪是Altera提供的
FPGA
内置的逻辑分析仪,可以监控一定范围内的
FPGA
内部信号。
月见樽
·
2023-08-18 11:49
【【典型电路设计之片内存储器的设计之RAM的Verilog
HDL
描述二】】
典型电路设计之片内存储器的设计之RAM的VerilogHDL描述二例二:用VerilogHDL设计深度为8,位宽为8的双端口RAM。双口RAM具有两套地址总线,一套用于读数据,另一套用于写数据。二者可以分别独立操作。这道题还算是简单就是用两根时间线去分别引出读与写操作下面是verilog代码moduleram_dual(q,addr_in,addr_out,d,we,rd,clk1,clk2);o
ZxsLoves
·
2023-08-18 08:39
Verilog学习系列
fpga开发
FPGA
:时钟模块设计-RTC实时时钟芯片DS1302
前言首先我要明确,这个RTC是在干什么,通过查阅DS1302芯片手册,我知道了,要想使用这块芯片,我需要用
FPGA
生成3个信号,然后用DS1302去实现具体功能,需要实现什么功能我先不用关心,现在需要关心的是怎么使用
崽崽今天要早睡
·
2023-08-18 02:23
#
▶时钟模块设计
fpga开发
实时音视频
【
FPGA
的基础快速入门19---RTC实时时钟学习】
FPGA
的基础学习---RTC实时时钟学习PCF8563简介PCF8563寄存器描述PCF8563写寄存器PCF8563读寄存器PCF8563简介PCF8563是PHILIPS公司推出的一款工业级多功能时钟
周猿猿
·
2023-08-18 02:23
正点原子系列FPGA
学习
fpga开发
FPGA
应用学习笔记-----布图布线
分割可以将运行时间惊人地减少到三个小时更小的布局布线操作,主要的结构不影响另一个!和增量设计流程一样关键路径布图:对于不同的模块有不同的电路和不同的关键路径,布图没有主要的分割,布图由两个小的区域组成,用来收紧关键路径时序,并且对每次时序闭环迭代更新布图风险:坏的布图导致坏的布局,惊人降低一个设计性能。主要实现控制,胶链逻辑,常常不利于分割设计好的布图,判断好坏是去分析布线与逻辑延时的关系。若关键
ElE rookie
·
2023-08-18 01:18
学习
笔记
fpga开发
FPGA
应用学习笔记-----布线布局优化
优化约束:设置到最坏情况下会过多布局和布线之间的关系:最重要的是与处理器努力的,挂钩允许设计者调整处理器努力的程度逻辑复制:不能放置多个负载,只使用在关键路径钟减少布线延时,但会增加面积,若不能执行这个优化,则勾选donttouch,不将其优化跨层次优化:减小面积,当需要门级仿真,就不需要跨层次优化,在边界处也好调试信号io寄存器:时钟到输出延时就大大缩短了不平衡延时,时序不是最优化的。封装因子:
ElE rookie
·
2023-08-18 01:18
学习
笔记
fpga开发
车规级半导体分类(汽车芯片介绍)
按照功能种类划分,车规级半导体大致可分成以下几类:主控/计算类芯片,如MCU、CPU、
FPGA
、ASIC和AI芯片等;功率半导体,如IGBT和MOSFET;传感器,如CIS、加
深圳市颖特新科技有限公司
·
2023-08-17 22:24
半导体
嵌入式
汽车
单片机
【【典型电路设计之片内存储器的设计之RAM的Verilog
HDL
描述一】】
典型电路设计之片内存储器的设计之RAM的VerilogHDL描述一RAM是随机存储器,存储单元的内容可按需随意取出或存入。这种存储器在断电后将丢失所有数据,一般用来存储一些短时间内使用的程序和数据。其内部结构如下图所示:例:用VerilogHDL设计深度为8,位宽为8的单端口RAM。单口RAM,只有一套地址总线,读和写操作是分开的。下面是verilog代码moduleram_single(clk,
ZxsLoves
·
2023-08-17 18:50
Verilog学习系列
fpga开发
XILINX Ultrascale+
FPGA
学习——问题总结
FIFO无法读出数据FIFOIP核读出数据乱了,或者读不出数据1、检查读写时钟,读写时钟一定要是周期变化的信号。2、检查读写使能信号是否正确。3、检查复位信号RST,是否与写时钟信号同步,不同步需要拍2拍进行同步。如果时钟信号和使能信号都没有问题,那么问题一般出在RST信号上。生成BD文件的时候报错ERROR:[Common17-161]Invalidoptionvalue''specifiedf
棘。。背凉
·
2023-08-17 07:26
XILINX
Ultrascale+
FPGA
fpga开发
学习
FPGA
verilog 简单的平方根求法
用下面的平方根求法不需要乘法,只需简单的移位就能实现。function[15:0]sqrt;input[31:0]num;//declareinput//intermediatesignals.reg[31:0]a;reg[15:0]q;reg[17:0]left,right,r;integeri;begin//initializeallthevariables.a=num;q=0;i=0;lef
棘。。背凉
·
2023-08-17 07:26
fpga开发
Vivado调用VIO核
Vivado2018.3:以四选一数据选择器为例,使用veriloghdl语言以及Vivado自带的VIO,IP来实现功能提示:以下是本篇文章正文内容,下面案例可供参考一、IP核的介绍IP核有三种不同的存在形式:
HDL
素年锦什
·
2023-08-17 07:56
fpga开发
FPGA
_学习_14_第一个自写模块的感悟和ila在线调试教程与技巧(寻找APD的击穿偏压)
此功能的第一步是在
FPGA
中实现方差的计算,这个我们已经在上一篇博客中实现了。继上一篇博客之后,感觉过了很久了,原因是最近陷入的
FPGA
在线调试的无线循环。
江湖上都叫我秋博
·
2023-08-17 07:25
FPGA
fpga开发
学习
Vitis高层次综合学习——
FPGA
就是使用高级语言(如C/C++)来编写
FPGA
算法程序。在高层次综合上并不需要制定微架构决策,如创建状态机、数据路径、寄存器流水线等。
棘。。背凉
·
2023-08-17 07:24
XILINX
Ultrascale+
FPGA
fpga开发
学习
FPGA
_学习_15_IP核_VIO
前一篇博客我们提到在线调试的时候,可执行文件只要烧进板子,程序它就会自己跑起来,不会等你点这个按钮,它才开始跑。我们测试的模块中,里面可能有几个我们关心的信号,它会在程序刚运行很短的时间内发生状态跳变。当我们打算去捕获它的状态变化的时候,这个时候程序已经跑过了,这导致我们无法抓取到。那这个时候我们应该怎么办呢?引入VIO这个工具,用VIO的输出信号作为我们测试模块的使能信号,这样我们就能控制待测试
江湖上都叫我秋博
·
2023-08-17 07:54
FPGA
fpga开发
学习
FPGA
: RS译码仿真过程
FPGA
:RS译码仿真过程在上一篇中记录了在
FPGA
中利用RS编码IP核完成信道编码的仿真过程,这篇记录利用译码IP核进行RS解码的仿真过程,带有程序和结果。
一支绝命钩
·
2023-08-17 04:25
通信系统
FPGA
fpga开发
信道编码
RS编译码
FPGA
+ WS2812采灯控制
文章目录一、WS2812C-2020-V11、产品概述2、引出端排列及功能3、数据传输时间4、数据传输方法二、使用WS2812C显示图片1、静态显示2、动态显示一、WS2812C-2020-V11、产品概述WS2812C-2020-V1是一个集控制电路与发光电路于一体的智能外控LED光源;其外型采用最新的molding封装工艺,将IC与发光芯片封装在一个2020的封装尺寸中,每个元件即为一个像素点
Fu-yu
·
2023-08-17 02:19
fpga开发
FPGA
:uart原理+tx发送模块+rx接收模块
文章目录一、串口通信二、UART通信三、tx发送模块四、rx模块接收一、串口通信处理器与外部设备通信的两种方式:串行通信:指数据的各个位使用多条数据线同时进行传输。并行通信:将数据分成一位一位的形式在一条数据线上逐个传输。串行通信的通信方式:同步通信:带时钟同步信号的数据传输,发送方和接收方在同一时钟控制下,同步传输数据。异步通信:不带时钟同步信号的数据传输,发送方和接收方使用各自的时钟控制数据的
Fu-yu
·
2023-08-17 02:19
fpga开发
FPGA
:RS编码仿真过程
FPGA
:RS编码仿真过程RS码是一种纠错性能很强的线性纠错码,能够纠正随机错误和突发错误。RS码是一种多进制BCH码,能够同时纠正多个码元错误。
一支绝命钩
·
2023-08-16 20:42
通信系统
FPGA
fpga开发
信息与通信
信道编码
[转载] Xilinx
FPGA
上电初始化,复位及寄存器初始值
Xilinx
FPGA
上电初始化,复位及寄存器初始值
FPGA
内部寄存器的上电初值是什么?
ShareWow丶
·
2023-08-16 18:46
FPGA设计从硬件到软件
FPGA
Xilinx
Vivado
复位
AI赋能
FPGA
——基于2023年海云捷讯杯
文章目录AI赋能
FPGA
——基于2023年海云捷讯杯0文章背景0.1致读者0.22023年海云捷讯杯设计任务1引言1.1AI与
FPGA
的结合1.2
FPGA
在AI领域的优势2
FPGA
平台及开发环境介绍2.1CycloneV
FPGA
Ryansweet716
·
2023-08-16 17:11
fpga开发
人工智能
cnn
神经网络
图像处理
8路AD采集FMC子卡【产品资料】
该ADC与
FPGA
的主机接口通过16通道的高速串行GTX收发器进行互联。该板卡主要面向通信与无线基础设施、雷达、宽频带通信、毫米波通信、自
北京青翼科技
·
2023-08-16 16:01
fpga开发
高速数据采集卡---AD采集FMC子卡模块产品资料下载
该模块可直接与
FPGA
载卡配合使用,板卡ADC器件采用ADI公司的AD9208芯片,与ADI公司的AD9689可以实现PIN脚兼容。
北京青翼科技
·
2023-08-16 16:01
FMC子卡
多通道采集卡
数据采集
fpga开发
青翼科技自研2路250MSPS DA回放FMC子卡模块
该模块遵循VITA57.1规范,可直接与符合VITA57.1规范的
FPGA
载卡配合使用,板卡ADC器件采用ADI公司的AD9268芯片,板卡DAC器件采用ADI公司的AD9747芯片。
北京青翼科技
·
2023-08-16 16:59
FMC子卡
数据采集
多通道采集卡
fpga开发
vivado中fftIP核的使用
而采用
FPGA
实现FFT的缘由在于:
FPGA
具
RossFreeman
·
2023-08-15 23:29
R语言相关性分析
method="")可以快速计算出相关系数,数据类型:data.frame如data.frame为:zz,绘图如下:a.singleprotein:线性回归画法1.ggplot(zz,aes(x=a,y=
HDL
MJades
·
2023-08-15 15:17
数字集成电路设计(六、Verilog
HDL
高级程序设计举例)
文章目录1.数字电路系统设计的层次化描述方式1.1Bottom-Up设计方法1.2Top-Down设计方法2.典型电路设计2.1加法器树乘法器2.1.1改进为两级流水线4位加法器树乘法器2.2Wallace树乘法器2.3复数乘法器2.4FIR滤波器的设计2.5存储器的设计2.6FIFO的设计1.数字电路系统设计的层次化描述方式在我们的数电,集成电路设计里面,一定是层次化设计的在一个手机芯片的一个部
普通的晓学生
·
2023-08-15 09:12
Verilog
HDL数字集成电路设计
fpga开发
数字集成电路设计(三、Verilog
HDL
程序设计语句和描述方式)(一)
文章目录1.数据流建模1.1连续赋值语句2.行为级建模2.1过程语句2.2语句块2.3过程赋值语句**!!!小结**2.4过程连续赋值语句2.5条件分支语句2.5.1if分支语句2.5.2case条件分支语句2.6循环语句在电路设计过程中,VerilogHDL有三种程序设计方式:数据流建模,行为级建模,结构化建模结构化建模就是搭电路,连线这个过程,在硬件描述语言成为模块的调用过程数据流建模是硬件描
普通的晓学生
·
2023-08-15 09:11
Verilog
HDL数字集成电路设计
fpga开发
Verilog
HDL
设计与综合/数字集成电路设计方法概述_part7
33.wire类型核reg类型的使用+连续赋值语句和运算符的使用在程序设计中如何正确使用wre和reg类型,可以遵循以下几点:(1)在连续赋值语句(assign)中,因为是对于组合电路的描述,被赋值信号只能使用wire类型(2)在Initia和always过程语句中,被赋值信号必须定义为reg类型(3)当采用结构级描述时,模块、基本门和开关元器件的输出信号只能使用wire类型。在硬件描述语言中,绝
roockiet
·
2023-08-15 09:09
数字集成电路设计方法概述
verilog
芯片
FPGA
作业:一个32bit字中两个相邻0之间
给出
HDL
设计及testbench描述,综合后的时序仿真结果及分析说明。
芯存猛虎,细嗅蔷薇
·
2023-08-14 16:43
#
ASIC与FPGA
[
FPGA
IP系列] 2分钟了解
FPGA
中的BRAM
FPGA
设计中,BRAM是一项非常关键的内置存储资源,
FPGA
开发需要熟练使用BRAM,今天再复习一下BRAM的知识,包括BRAM的定义、组成、应用等等。
FPGA狂飙
·
2023-08-14 12:40
FPGA
IP
fpga开发
fpga
Altera
xilinx
vivado
FPGA
图像处理的技术点
图像采集:彩色转灰度,图像采集,图像卷积,边缘提取。图像特征提取:图像特征匹配矩阵运算图像格式变换:BayertograyBayertoRGB图像显示
I am a FPGAer
·
2023-08-14 12:06
fpga开发
阿里云云主机_ECS云服务器_轻量_GPU_虚拟主机详解
阿里云云主机分为云虚拟主机、云服务器ECS、轻量应用服务器、GPU云服务器、弹性裸金属服务器、专有宿主机、
FPGA
云服务器、高性能计算E-HPC、无影云电脑等,阿里云百科来详细说下阿里云云主机详解:目录阿里云云主机云服务器
运维FUN
·
2023-08-14 07:27
阿里云
服务器
运维
HLS+System Generator实现FIR低通滤波器
硬件:ZYNQ7010软件:MATLAB2019b、Vivado2017.4、HLS2017.4、SystemGenerator2017.41、MATLAB设计低通滤波器
FPGA
系统时钟50MHz,
Chenxr32
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2023-08-14 06:26
FPGA
fpga开发
基于
FPGA
的电机控制
FPGA
非常适合精密电机控制,在这个项目中,我们将创建一个简单的电机控制程序,在此基础上可以构建更复杂的应用。
碎碎思
·
2023-08-13 21:45
fpga开发
FPGA
实践 ——Verilog基本实验步骤演示
0x00回顾:AND/OR/NOT逻辑的特性AND:与门可以具有两个或更多的输入,并返回一个输出。当所有输入值都为1时,输出值为1。如果输入值中有任何一个为0,则输出值为0。OR:或门可以具有两个或更多的输入,并返回一个输出。如果输入值中至少有一个为1,则输出值为1。如果所有输入值都为0,则输出值为0。NOT:非门具有一个输入和一个输出。当输入值为1时,输出值为0;当输入值为0时,输出值为1。晶体
柠檬叶子C
·
2023-08-13 12:32
FPGA玩板子记录
fpga开发
【
FPGA
零基础学习之旅#10】按键消抖模块设计与验证(一段式状态机实现)
欢迎来到
FPGA
专栏~按键消抖模块设计与验证☆*o(≧▽≦)o*☆嗨~我是小夏与酒✨博客主页:小夏与酒的博客该系列文章专栏:
FPGA
学习之旅文章作者技术和水平有限,如果文中出现错误,希望大家能指正欢迎大家关注
小夏与酒
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2023-08-13 07:49
FPGA学习之旅
fpga开发
学习
FPGA
按键消抖
Verilog
HDL
一段式状态机
中科亿海微RAM使用
引言
FPGA
(FieldProgrammableGateArray,现场可编程门阵列)是一种可编程逻辑设备,能够根据特定应用的需求进行配置和重新编程。
小五头
·
2023-08-13 02:24
fpga开发
中科亿海微FIFO使用
引言
FPGA
(现场可编程门阵列)是一种可编程逻辑器件,具有灵活性和可重构性,广泛用于数字电路设计和嵌入式系统开发。
小五头
·
2023-08-13 02:24
fpga开发
中科亿海微乘法器(LPMMULT)
引言
FPGA
(可编程逻辑门阵列)是一种可在硬件级别上重新配置的集成电路。它具有灵活性和可重构性,使其成为处理各种应用的理想选择,包括数字信号处理、图像处理、通信、嵌入式系统等。
小五头
·
2023-08-13 02:24
fpga开发
中科亿海微
FPGA
应用(一、点灯)
1.软件:https://download.csdn.net/download/weixin_41784968/87564071需要申请license才能使用:软件试用申请_软件试用申请_中科亿海微电子科技(苏州)有限公司2.开发板:芯片EQ6HL45,42.5kLUT。3.官方例程:中科亿海微EQ6HL45例程-OS文档类资源-CSDN文库4.上电,联机。注意板子需要单独用5V电源供电,下载器是
SDAU2005
·
2023-08-13 02:24
Verilog
中科亿海微FPGA
fpga开发
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