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HDL——FPGA
【
FPGA
】计数器 —— 时序逻辑
小边想要日更！盲猜明天就会断hh，因为明晚我应该在疯狂看计网。。文章目录1.设计输入2.功能仿真3.板子调试时序逻辑基本概念：输出还与时钟信号相关D触发器-也就是有“记忆”特性，能存储电平状态计数器基本概念，基本4位加法器结构图计数值与技术时间之间的关系1.设计输入设计一个以每隔1s闪烁的LED灯(亮灭各500ms)CK在一般系统中非常稳定50MHz——一周期20ns那~就+(500ms/20ns
浮光 掠影
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2023-08-26 02:59
FPGA
fpga开发
FPGA
之手把手教你做多路信号发生器（STM32与
FPGA
数据互传控制波形生成）
设计代码1.顶层文件代码2.波形生成模块3.ROM例化4.PLL例化5.引脚分配总结博主的念叨博主建了一个技术资源分享的群，开源免费，欢迎进来唠嗑280730348最近趁热打铁做了一个关于STM32与
FPGA
技术小董
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2023-08-26 01:54
ZYNQ/FPGA实战合集
stm32
fpga开发
嵌入式硬件
ZYNQ的PL端口不利用DDR进行图像数据采集传输至其它地方
比如ZYNQ纯
FPGA
里面的以太网传输OV5640图像数据，是通过FIFO的方案。还有一种是在网上搜索到的，利用BRAM去缓存数据。
技术小董
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2023-08-26 01:54
调试遇到的问题合集
fpga开发
【
FPGA
】Quartus18.1的安装以及使用
下载https://www.intel.com/content/www/us/en/software-kit/665990/intel-quartus-prime-lite-edition-design-software-version-18-1-for-windows.html安装一路next建立一个全英文的文件夹，修改安装路径，点击next即可pojie软件在此链接：https://pan.b
像河与海fjx
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2023-08-26 01:50
FPGA
fpga开发
DDR与PCIe：高性能SoC的双引擎
掌握PCle协议和DDR协议可以有效地提升SoC的设计验证、
FPGA
的设计、亦或是系统级的开发效率。今天移知小编就带大家了解一下高性能SoC的“双引擎”——DD
移知
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2023-08-25 19:10
学习
IC
pcie
数字后端
FPGA
的秒表设计案例(verilog实现)
秒表设计案例案例1：秒表0案例2：秒表1案例3：秒表2案例1：秒表0实现功能：1位数码管实现0~9计数。实验现象：第1秒：1位数码管显示0，第2秒：1位数码管显示1，第3秒：1位数码管显示2，第4秒：1位数码管显示3，第5秒：1位数码管显示4，第6秒：1位数码管显示5，第7秒：1位数码管显示6，第8秒：1位数码管显示7，第9秒：1位数码管显示8，第10秒：1位数码管显示9，……10s一个周期，重复
Alice的博客
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2023-08-25 17:35
Verilog
HDL
verilog
【【Verilog典型电路设计之CORDIC算法的Verilog
HDL
实现】】
Verilog典型电路设计之CORDIC算法的VerilogHDL实现典型电路设计之CORDIC算法的VerilogHDL实现坐标旋转数字计算机CORDIC(CoordinateRotationDigitalComputer)算法，通过移位和加减运算，能递归计算常用函数值，如sin，cos,sinh，cosh等函数，最早用于导航系统，使得矢量的旋转和定向运算不需要做查三角函数表、乘法、开方及反三角
ZxsLoves
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2023-08-25 13:49
Verilog学习系列
算法
fpga开发
基于
FPGA
视频接口之HDMI2.0编/解码
简介为什么要特别说明HDMI的版本，是因为HDMI的版本众多，代表的HDMI速度同样不同，当前版本在HDMI2.1速度达到48Gbps，可以传输4K及以上图像，但我们当前还停留在1080P@60部分，且使用的芯片和硬件结构有很大差别，故将HDMI分为两个部分说明1080@60以下分辨率和4K以上分辨率（HDMI2.0）.HDMI硬件连接HDMI的硬件连接，大家估计都知道，电视后面那个，我们用的是H
Eidolon_li
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2023-08-25 13:16
基于FPGA的视频接口驱动
fpga开发
【【Verilog典型电路设计之log函数的Verilog
HDL
设计】】
Verilog典型电路设计之log函数的VerilogHDL设计log函数是一种典型的单目计算函数，与其相应的还有指数函数、三角函数等。对于单目计算函数的硬件加速器设计一般两种简单方法:一种是查找表的方式;一种是使用泰勒级数展开成多项式进行近似计算。这两种方式在设计方法和精确度方面有很大的不同。查找表方式是通过存储器进行设计，设计方法简单，其精度需要通过提高存储器深度实现，在集成电路中占用面积大，
ZxsLoves
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2023-08-25 13:45
Verilog学习系列
fpga开发
VScode中写Verilog时，iverilog语法自动纠错功能不起作用
VScode中编写Verilog时，iverilog语法自动纠错功能不起作用问题：按照教程搭建vscode下Verilog编译环境，发现语法纠错功能一直无效，检查了扩展Verilog-
HDL
/SystemVerilog
yuukai
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2023-08-25 10:16
vscode
fpga
eth_udp_loop
1ns//////////////////////////////////////////////////////////////////////////Author:EmbedFire//实验平台:野火
FPGA
Knigh7788
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2023-08-25 02:37
FPGA
以太坊
udp
fpga开发
Xilinx
FPGA
RAM存储资源verilog可综合描述方法
1概述在
FPGA
设计中经常要使用片内RAM资源来缓存数据。对于Xilinx
FPGA
器件，片内存储资源分为块存储BlockRAM和分布式存储DistributedRAM。
MmikerR
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2023-08-24 19:27
#
verilog
fpga开发
verilog
fpga
xilinx
FPGA
原理与结构——FIFO IP核原理学习
一、FIFO概述1、FIFO的定义FIFO是英文First-In-First-Out的缩写，是一种先入先出的数据缓冲器，与一般的存储器的区别在于没有地址线，使用起来简单，缺点是只能顺序读写数据，其数据地址由内部读写指针自动加1完成，不能像普通存储器那样可以由地址线决定读取或写入某个指定的地址。2、FIFO的作用（1）跨时钟域的数据传输（2）对不同宽度的数据进行位宽转换（3）数据缓存3、FIFO的分
apple_ttt
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2023-08-24 11:14
FPGA原理与结构
fpga开发
fpga
硬件架构
FIFO
基于VHDL语言的汉明码编码/解码电路设计
在介绍汉明码编码和译码原理的基础上,给出了基于VHDL实现的源程序,通过QuartusⅡ软件进行设计并利用
FPGA
开发板进行验证。
养哈士奇的猫
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2023-08-24 06:19
FPGA
使用MIG调用SODIMM内存条接口教程，提供vivado工程源码和技术支持
目录1、前言免责声明2、SODIMM内存条简介3、设计思路框架视频输入视频缓存MIG配置调用SODIMM内存条VGA时序视频输出4、vivado工程详解5、上板调试验证6、福利：工程代码的获取1、前言
FPGA
9527华安
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2023-08-23 12:02
菜鸟FPGA图像处理专题
fpga开发
MIG
SODIMM
内存条
vivado
PCI9054入门1：硬件引脚定义、时序、
FPGA
端驱动源码
文章目录1：PCI9054的
FPGA
侧（local侧引脚定义）2：PCI9054的C模式下的读写时序3：
FPGA
代码部分具体代码：1：PCI9054的
FPGA
侧（local侧引脚定义）而PCI9054的本地总线端的主要管脚信号定义如下表所示
可爱的水酱
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2023-08-23 12:59
fpga开发
PCI9054\
verlilog语言实现十进制计数器
两种
HDL
均为IEE
d36a3fd5b3e4
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2023-08-23 10:16
AM62x GPMC并口如何实现“小数据-低时延，大数据-高带宽”—ARM+
FPGA
低成本通信方案
GPMC是AM62x、AM64x、AM437x、AM335x、AM57x等处理器专用于与外部存储器设备的接口，如：(1)
FPGA
器件(2)ADC器件(3)SRAM内存(4)NOR/NAND闪存G
Tronlong创龙
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2023-08-23 06:25
fpga开发
PetaLinux安装及使用
Ubuntu17.10参考文件来源：UG1144Introduction/介绍PetaLinuxisanEmbeddedLinuxSystemDevelopmentKitspecificallytargeting
FPGA
-basedSystem-on-Chipdesigns.Thisguidehelpsthereader
HMLAB
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2023-08-23 05:14
FPGA
-10：设计个简单的cpu(真的简单！)
经过了之前的学习想必各位对verilog应该有了基本的基础那么，接下来，我们就来造cpu吧！我们将写一个简单的单周期cpu该cpu有一下特点：32位架构单周期执行简洁实用32位定长指令有手就行我称之为“ant”内核就跟蚂蚁一样，“功能弱小”，但也什么能干我也特地为该cpu编写了个汇编器包括使用python编写的bin转txt工具连接如下：clickme下载该项目即可得到5个文件cpu.v:ant内
tastynoob
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2023-08-22 20:43
FPGA
fpga
阿里云FaaS舜天平台：执
FPGA
异构计算之牛耳
一、异构计算ABC简单的介绍几个概念，同道中人可以忽略这一段。云计算取代传统IT基础设施已经基本成为业界共识和不可阻挡的趋势。云计算离不开数据中心，数据中心离不开服务器，而服务器则离不开CPU。当然，世事无绝对，上述三个“离不开”自然是针对当下以及并不久远的未来而言。而异构计算的“异构”指的是“不同于”CPU的指令集。异构计算听起来是一个高大上兼不明觉厉的概念，实际上，我们大致可以用“加速协处理器
weixin_34249678
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2023-08-22 14:24
数据库
人工智能
数据结构与算法
FPGA
中锁存器（latch）、触发器（flip-flop）以及寄存器（register）详解
文章目录1定义1.1锁存器（latch）1.2触发器（flip-flop）1.3寄存器（register）2比较2.1锁存器（Latch）危害即产生原因2.2寄存器和锁存器的区别2.3锁存器和触发器的区别3结构3.1锁存器基本结构3.2触发器基本结构参考1定义1.1锁存器（latch）锁存器是一种由电平触发的存储单元，为异步电路，数据存储的动作取决于输入信号的电平值，只要输入发生变化，输出即随之发
an-ning
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2023-08-22 14:53
fpga开发
触发器
锁存器
模拟嵌入式边缘计算卡设计方案：367-XC7Z100 板卡 基于zynq XC7Z100 FMC接口通用计算平台
zynqXC7Z100FMC接口通用计算平台一、板卡概述北京太速科技板卡由SoCXC7Z100-2FFG900I芯片来完成卡主控及数字信号处理，XC7Z100内部集成了两个ARMCortex-A9核和一个kintex7的
FPGA
hexiaoyan827
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2023-08-22 14:52
边缘计算
人工智能
芯片验证板卡设计方案：基于VU440T的多核处理器多输入芯片验证板卡
Figure1.1验证板卡框图二、技术指标1）
FPGA
外接4路FMC-HPC；每个FMC支持GTHx8，LA、HA、HB接口。单组GTH引脚分布不要跨越
FPGA
B
hexiaoyan827
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2023-08-22 14:51
芯片验证板卡
VU440T板卡
多任务功能验证
芯片验证任务
网络交换芯片验证
加速计算卡学习资料第412篇：基于单XCVU9P+双DSP C6678的双FMC接口 100G光纤传输加速计算卡
基于单XCVU9P+双DSPC6678的双FMC接口100G光纤传输加速计算卡一、板卡概述板卡包括一片Xilinx
FPGA
XCVU9P,两片TI多核DSPTMS320C6678及其控制管理芯片C
FPGA
hexiaoyan827
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2023-08-22 14:21
2021
光纤传输加速计算卡
加速计算卡
XCVU9P计算卡
FMC接口
加速计算卡
XCVU9P板卡
当数据库遇见
FPGA
：X-DB异构计算如何实现百万级TPS？
阿里妹导读：X-Engine是集团数据库事业部研发的新一代存储引擎，也是新一代分布式数据库X-DB的根基。在线事务处理的数据库存储引擎中，如何有效率的回收多版本的旧数据一直是一个难题，尤其在writeintensive的应用中，事务处理无可避免受到后台任务的干扰(compactionorvacuum)，引入异构计算设备来offloading这些任务的想法由来已久，但是真正想要应用起来确有难度。今天
阿里开发者
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2023-08-22 14:50
db
数据库
图片
基于VU9P+C6678 的 4 路 FMC 接口基带信号处理板（支持 8 路 1G 瞬时带宽 AD+DA）
TES642是一款基于VirtexUltraScale+系列
FPGA
+C6678DSP的基带信号处理平台，该平台采用1片TI的KeyStone系列多核DSPTMS320C6678作为浮点算法处理单元，采用
F_white
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2023-08-22 14:18
软件无线电验证平台
雷达与中频信号处理；
c语言
开发语言
后端
芯片验证板卡设计原理图：446-基于VU440T的多核处理器多输入芯片验证板卡
Figure1.1验证板卡框图二、技术指标1）
FPGA
外接4路FMC-HPC；每个FMC支持GTHx8，LA、HA、HB接口。单组GTH引脚分
hexiaoyan827
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2023-08-22 14:17
fpga开发
芯片验证任务
多任务功能验证
芯片验证板卡
XCVU440T板卡
SCCB与IIC的异同及
FPGA
实现的注意事项
文章目录前言一、信号线二、SCCB数据传输格式三、SCCB写（与IIC完全一致）四、SCCB读五、SCCB和IIC的区别前言IIC接口有比较广泛的应用，而SCCB（SerialCameraControlBus，串行摄像头控制总线）是由OV（OmniVision的简称）公司定义和发展的三线式串行总线，该总线控制着摄像头大部分的功能，包括图像数据格式、分辨率以及图像处理参数等。主要用于摄像头控制，可以
C.V-Pupil
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2023-08-22 14:52
FPGA代码分享
fpga开发
缓存
网络
FPGA
和CPU的优势
姓名：谢瑞学号：19011210366转载自：https://mp.weixin.qq.com/s/VXkqXODn2z0oWmdSlOnjlg【嵌牛导读】
FPGA
和CPU在处理数据方面的不同点决定了各自的优势所在
sandman_764a
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2023-08-22 00:36
分享STM32、
FPGA
、上位机测试开发环境和常用工具
把stm32、
fpga
开发中常用工具和开发环境分享给大家，附带下载链接，可以直接使用在项目工程中，其中包括Vivado17.4、Modelsim10.6d、Keil5、ST_Link驱动、Gvim编辑器
青青豌豆
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2023-08-21 23:54
fpga开发
stm32
嵌入式硬件
Window10安装ISE14.7闪退
简介相信对于做
FPGA
的同行来说，逃不过Xilinx公司的芯片，而Xilinx公司的芯片又逃不过Spartan6系列，无论Xilinx怎么去强推7系列产品，Spartan6还是有大把的人在用（成本问题）
Eidolon_li
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2023-08-21 21:35
Spartan6
FPGA
fpga开发
FPGA
_学习_16_IP核_ROM（延迟一拍输出）
在寻找APD最合适的偏压的过程中，一般会用到厂商提供一条曲线，横坐标是温度的变化，纵坐标表示击穿偏压的变化，但每个产品真正的击穿偏压是有差异的。为了能够快速的找到当前温度下真实的击穿偏压，我们可以这样做，我先根据温度，得到厂商提供的击穿偏压。然后再用厂商提供的击穿偏压，减去几伏。我们以此作为寻找真实击穿偏压的起点。以一个固定的步长提升APD的偏压，直到满足我们设定的击穿判断条件。但是呢，在整个这个
江湖上都叫我秋博
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2023-08-21 21:34
FPGA
fpga开发
学习
[转载]理解
FPGA
中的RAM、ROM和CAM；ROM、RAM、DRAM、SRAM、FLASH
gujunyi6688/1394108/message.aspx#来源2：http://blogold.chinaunix.net/u1/56932/showart_2358885.html目前大多数
FPGA
p是马甲
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2023-08-21 12:47
嵌入式
操作系统
FPGA
基础知识（面试篇）
1.
FPGA
与CPLD的区别？2.Latch和Register区别？行为描述中Latch如何产生？本质的区别在于：latch是电平触发，reg是边沿触发。时序设计中尽量使用reg触发。
青柠Miya
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2023-08-21 12:46
FPGA学习
fpga
面试
verilog
FPGA
设计进阶1--Xiline
FPGA
结构(UltraScale)
Reference:xilinx
FPGA
权威设计指南1.UltraScale结构特点UltraScale结构能从20nm平面的FET结构扩展到16nm鳍式的FET晶体管，甚至更高的技术，同时还能够从单芯片扩展到
被选召的孩子
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2023-08-21 12:16
FPGA
fpga开发
[
FPGA
IP系列]
FPGA
常用存储资源大全（RAM、ROM、CAM、SRAM、DRAM、FLASH）
本文主要介绍
FPGA
中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源。
FPGA狂飙
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2023-08-21 12:14
FPGA
IP
fpga开发
fpga
vivado
verilog
xilinx
对与2018年这一年的学习的总结
从年初的辞职，到回家的一个多月的
FPGA
学习，再到西安求职无果，再到上海求职遭拒，再到说走就走的北京。。经历的好多，刚开始的时候，我觉得这真的经历了好多，后来想想也就那个样了。
Ryzen_32b0
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2023-08-21 08:33
tcl学习之路（五）（Vivado时序约束）
1.主时钟约束 主时钟通常是
FPGA
器件外部的板机时钟或
FPGA
的高速收发器输出数据的同步恢复时钟信号等。下面这句语法大家一定不会陌生。
邶风，
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2023-08-21 07:00
tcl学习
学习
tcl学习
fpga开发
FPGA
原理与结构——RAM IP核的使用与测试
目录一、前言二、RAMIP核定制1、RAMIP核step1打开vivado工程，点击左侧栏中的IPCatalogstep2在搜索栏搜索RAM，找到BlockMemoryGeneratorIP核：2、IP核定制step3Baisc界面定制step4端口定制step5OtherOptionsstep6Summary3、IP核例化step7例化三、IP核测试一、前言本文介绍BlockMemoryGene
apple_ttt
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2023-08-21 07:27
FPGA原理与结构
fpga开发
fpga
硬件架构
抗窄带干扰窄带抑制算法及其
FPGA
实现
主要思路：加窗-->FFT-->频域抑制-->IFFT-->反加窗-->输出窗中间部分等待半窗–>加窗-->FFT-->频域抑制-->IFFT-->反加窗–>输出窗中间部分上面方案实际在
FPGA
中应用效果较好
时空默契
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2023-08-21 07:24
fpga开发
FPGA
调试问题记录（软件无线电）
"欢迎各位大佬在评论区发表你们的调试问题与解决方式"一、Vivado报错【labtools27-3403】原因：JTAG频率过高。解决：连接调试器时降低JTAG频率。【DRCREQP-1619】原因：没接管脚，造成没有IOB来驱动GT。【DRCREQP-1712】输入信号clk不是来自普通的单端时钟信号。解决：方法1.IP核中将PLL的clk_in1的source参数修改为Globalbuffer
时空默契
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2023-08-21 07:54
数字信号处理
verilog
笔记
fpga开发
数字通信
FPGA
仿真笔记
仿真的时候先分模块仿真，每个模块仿真完成后，再一个模块一个模块的增量仿真。一.生成仿真数据。1.matlab实数转16进制，量化到16位，保存16进制txt文件singnal=sin(0:0.01:0.01*65535);signal_hex=signal./max(signal)*32767;signal_hex=floor(signal_hex);%15位量化,16位保留为符号位，取整dat(
时空默契
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2023-08-21 07:54
matlab
成形滤波器、CIC补偿滤波器 matlab设计与
FPGA
实现
滤波阶数sps=5;%单个符号采样数%滤波器阶数=span*sps%滤波器系数数=span*sps+1mfir_i5=rcosdesign(beta,span,sps);fvtool(mfir_i5);
FPGA
时空默契
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2023-08-21 07:22
fpga开发
matlab
开发语言
FPGA
原理与结构——时钟资源
2、时钟结构概述7系列
FPGA
时钟资源通过专门的全局和区域I/O和时钟资源来管理复杂和简单的时钟需求。时钟管理块（CMT）提供时钟频率合成、去倾斜和抖动滤波功能。在设计
apple_ttt
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2023-08-21 07:12
FPGA原理与结构
fpga开发
fpga
硬件架构
FPGA
原理与结构——RAM IP核原理学习
目录一、什么是RAM二、RAMIP介绍1、RAM分类简介2、可选的内存算法（1）MinimumAreaAlgorithm（最小面积算法）（2）LowPowerAlgorithm（低功耗算法）（3）FixedPrimitiveAlgorithm（固定模块算法）（4）小结3、位宽4、工作模式（对于每个端口来说都是独立设置的）（1）WriteFirstMode（写优先模式）（2）ReadFirstMod
apple_ttt
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2023-08-21 07:12
FPGA原理与结构
fpga开发
fpga
硬件架构
FPGA
原理与结构——ROM IP的使用与测试
一、前言本文介绍BlockMemoryGeneratorv8.4IP核实现ROM，在学习一个IP核的使用之前，首先需要对于IP核的具体参数和原理有一个基本的了解，具体可以参考：
FPGA
原理与结构——块RAM
apple_ttt
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2023-08-21 07:12
FPGA原理与结构
fpga开发
fpga
硬件架构
FPGA
原理与结构——移位寄存器（Shift Registers）
目录一、移位寄存器概述1、基本概念2、LUT实现移位寄存器3、移位寄存器的应用4、移位寄存器的功能5、移位寄存器结构6、移位寄存器级连二、移位寄存器数据流1、动态读操作（移位长度不固定）2、静态读操作（移位长度固定）三、移位寄存器例化1、原语例化2、vivado推断2.1采用命令2.2推断一、移位寄存器概述1、基本概念在数字电路中，用于存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的
apple_ttt
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2023-08-21 07:42
FPGA原理与结构
fpga开发
fpga
硬件架构
FPGA
原理与结构——可配置逻辑块CLB（Configurable Logic Block）
一、什么是CLB1、CLB简介可配置逻辑块CLB（ConfigurableLogicBlock）是xilinx系类
FPGA
的基本逻辑单元（在各系列中CLB可能有所不同，以下我们主要讨论Xilinx7系类
apple_ttt
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2023-08-21 07:41
FPGA原理与结构
fpga开发
fpga
硬件架构
IP库新增经过实践的Verilog 库
ProjectF库是尝试让
FPGA
初学者变得更好部分。
碎碎思
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2023-08-21 05:23
tcp/ip
fpga开发
网络协议
网络
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