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QUARTUS
【EDA】实验2：利用74161计数器芯片设计M=12的计数器
【EDA】实验2：利用74161计数器芯片设计M=12的计数器一.实验内容二.实验步骤1.元件的连接2.仿真三.实验结果一.实验内容1.利用74161计数器芯片设计一个M=12的计数器2.利用
Quartus
lilei4136619
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2020-08-07 15:12
个人学习
用
Quartus
II实现半加器、全加器、2-4译码器、BCD码加法器、计数器、交通灯
6、交通灯实现代码modulelight(clk,set,chan,light,out);inputclk,set,chan;outputreg[1:0]light;outputreg[3:0]out;always@(posedgeclkorposedgechanorposedgeset)if(set==1)beginout=0;light=01;endelseif(chan==1)beginif
aai14236
·
2020-08-07 12:10
常用IP核-FIFO
以intel-altera
quartus
为例1.IP核例化呼出IP窗口：找到FIFOIP设置路径和文件名，然后点击ok建议所有ip放在项目目录下的某个固定位置，并为每个ip建个文件夹ip的*.v文件名应当能够表明
Shiguang.cc
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2020-08-07 12:01
使用
Quartus
II9.0实现用2片3-8 译码器拼接成4-16 译码器
用2片3-8译码器拼接成4-16译码器首先我们知道74138仅有3个地址输入端A2,A1,A0。如果相对4位二进制代码译码，只能利用一个附加控制端（S1,S’2,S’3当中的一个）作为第四个地址输入端，上图给出了解决方案。我们先建立一个project，然后新建一个BlockDiagram文件双击BDF空白处，添加组件符号。如图所示然后编译一次，新建一个vwf，矢量波形仿真文件,双击name下空白处
Python_banana
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2020-08-07 12:36
Verilog代码设计入门-输入信号IN进行上跳沿捕获的电路
Verilog代码设计入门-输入信号IN进行上跳沿捕获的电路软件：
Quartus
9.1代码如下：————————————————————————————————//moduletop,边沿捕获器代码，moduletop
NueyLi
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2020-08-07 11:21
quartus
FPGA入门学习第四天（数码管静态显示）
学习目的学会数码管的显示原理学习内容让数码管显示一个固定的数字0（静态显示）实验平台小精灵开发板
Quartus
II11.0Modelsim10.1aDebussy数码管显示原理分析数码管是由多个LED发光二极管组成的一个
Moon_3181961725
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2020-08-07 11:03
FPGA学习日记
FPGA入门学习第五天（数码管动态扫描）
学习目的掌控用Verilog写一个定时触发的功能掌控数码管的动态扫描原理学习内容让6位数码管显示“123456”（动态扫描）实验平台小精灵开发板
Quartus
II11.0原理分析我们上一讲讲了数码管的静态显示
Moon_3181961725
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2020-08-07 11:03
FPGA学习日记
用
Quartus
仿真计数器模块：
一：部分主体操作步骤：（省略顶层BDF文件及virlog文件过程及生成元件）1.观察计数器内部原理：2.创建vwf文件，添加nodefinder并仿真，观察波形和毛刺。3.使用signaltap文件进行验证。二.0—9计数器中重点问题理解：（1）在①②，③④之间出现毛刺，因为OUT是几个子状态out[0][1][2][3]分别情况的组合，在输入端存在竞争，在输出端出现毛刺，即“冒险”。（2）因为实
EyreG97
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2020-08-07 11:10
原创
用电路块图仿真验证74138译码器流程
假设……之前已经完成了
Quartus
Ⅱ的安装和破解，如果没有完成……博主推荐一个安装教程的网址：http://blog.chinaaet.com/crazybingo/p/98781.新建工程（1）在磁盘中新建一个文件夹
EyreG97
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2020-08-07 11:10
原创
利用74LS138实现4-16译码器，并在
Quartus
Ⅱ上进行仿真
一.74LS138芯片基本功能介绍在数字集成电路的早期时代，对于一些常用的小型逻辑，比如3-8译码器会被集成进一颗芯片，例如74138芯片就是一颗实现3-8译码器的常用组合逻辑芯片。下图分别是74138芯片的管脚定义、真值表以及内部逻辑结构二.利用74LS138实现4-16译码器设计要求：·用2片3-8译码器拼接成4-16译码器·仿真验证电路的正确性·注意观察输出信号的毛刺（竞争冒险）设计思路：如
·如烟·
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2020-08-07 11:05
用两片74138译码器拼接成4-16译码器
要求：1.用2片3-8译码器拼接成4-16译码器2.仿真验证电路的正确性3.注意观察输出信号的毛刺（竞争冒险）步骤：1.打开
Quartus
II9.1，新建项目，点击“NewProjectWizard”；
真正的大咸鱼
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2020-08-07 10:46
FPGA
FPGA学习笔记1——
Quartus
Ⅱ软件使用
FPGA学习笔记1——
Quartus
Ⅱ软件使用个人声明软件使用新建工程新建工程文件生成固化程序——.jic文件个人声明FPGA初学者，从零开始，博客为个人学习笔记，从其他学习视频中摘录并以文字方式记录，
菜的睡不着觉丶
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2020-08-07 10:35
【EDA】实验1：拼接4-16译码器
实验内容二.实验步骤1.创建新项目2.为项目添加文件3.仿真三.实验结果一.实验内容1.用两片74138译码器拼接成4-16译码器2.验证仿真电路的正确性3.注意观察输出信号的毛刺二.实验步骤本次实验采用
Quartus
lilei4136619
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2020-08-07 10:17
个人学习
74138译码器拼接4-16译码器
第一次进行博客的编写，任务是在
quartus
9.0中进行4-16译码器的拼接，所需要的材料便是两个3-8译码器和一些其他的小零件。通过对数字电路的知识的学习，我们是可以完成这个任务的。
coky_ms
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2020-08-07 10:28
FPGA
拼接4-16译码器
步骤：1.打开
Quartus
II9.0，点击“NewP
bimbamboun
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2020-08-07 10:50
用
Quartus
实现2-4线，3-8线，4-16线译码器及控制七段数码管
基本步骤1.创建工程和文件（顶层BDF，还有一个virlogHDL文件）牢记工程名与顶层文件名相同，不然会出现can’tfinddesignentitle，从而编译时出现错误。2．创建元件：（1）在新工程中创建两个新文件，在File/saveas更改文件名和文件地址，在virlogHDL文件中输入代码如下，此代码中包含一个2-4线译码器。（2）.在左侧任务导航（projectnavigator）中
EyreG97
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2020-08-07 10:09
原创
FPGA Verilog 串口无限多字节收发+流水灯程序+ModelSim仿真
工作环境(蓝色粗体字为特别注意内容)1，软件环境：Windows7、
Quartus
II、ModelSimSE、串口调试助手2，硬件环境：开发板:EP2C5T144C8N核心板、USBBlaster下载器发现网上的
pang9998
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2020-08-05 13:47
Modelsim中添加针对VHDL仿真的altera库
2、将库的源文件复制到刚建立好的src文件夹：库的源文件在
quartus
安装目录里如我的为：C:\altera\13.1\
quartus
\eda\sim_lib一般只需要复制常用的几个库就可以了，如：220model.v
ISimle
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2020-08-05 03:49
FPGA使用Delta-sigma（ΔΣ）ADC实现PDM音频输出
quartus
目录内包含SDcard.wav播放示例。FPGA实现音频输出的方式有：使用I2SDAC芯片。直接通过引脚输出PWM（脉冲宽度调制）信号。直接通过引脚输出PDM（脉冲密度调制）信号。
helrori
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2020-08-04 22:46
计组实验：使用
Quartus
II的基本步骤
暂时还没记住步骤，老是要翻指南太麻烦了，写个BLOG过一下步骤方便之后忘了看吧(●’◡’●)写代码编译：先创建一个工程~注意每个工程要对应新建一个文件夹然后New那里NEW个VHDL文件来写对应代码，Save到工程文件夹里，然后就可以开始编译了。P.S.VHDL文件名必须是实体名（即代码中的Entity名字）在Assignments选择device选择芯片在Assignments选择pins分配管
Poki喵
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2020-08-04 21:52
计组
FIFO学习
2、FIFO引脚介绍FIFO引脚图
quartus
ii生成的FIFO各引脚定义如下：wrclk:写时钟信号rdclk:读时钟信号wrreq:写信号rdreq:读信号data[
森林也是会反抗的
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2020-08-04 18:58
fifo-java
Quartus
II使用Testbench方法
https://www.cnblogs.com/yuesheng/archive/2011/06/25/2090385.html题外话：给学妹讲解Modelsim的时候，老是提示designunitnotfound，纠结了一个小时。后来才恍然大悟，modelsim不支持图形模式仿真，必须converttoHDLfile才行。其实3年前自己就犯过这个错误，老是记不住啊。1、建立好工程，编译无错。2、
Jessica_2017
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2020-08-04 18:11
Quartus
II
Quartus
II Simulation Waveform Editor 中文教程
https://my.oschina.net/u/3445041/blog/1098896软件版本：
Quartus
II15.0.0程序代码：`timescale1ns/1nsmoduledecoder2x4
Jessica_2017
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2020-08-04 18:11
Quartus
II
Quartus
系列：
Quartus
II 原理图调用ModelSim进行仿真
http://www.mamicode.com/info-detail-2290764.html1.新建一个工程,创建一个原理图文件,并在其中进行原理图电路绘制,本例以一个2输入与门为例,如下图所示:绘制好电路图后,保存绘制好的电路至新建的工程,如下图所示:因为原理图文件ModelSim等第三方仿真器并不识别,所以需要将其输出为Veilog或者VHDL文件,操作如下:点击当前选项后弹出如下对话框,
Jessica_2017
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2020-08-04 18:11
Quartus
II
通过JTAG配置EPCS64芯片方法(将
Quartus
SOF转换JIC)
如何通过JTAG下载程序到EPCS64配置芯片中，程序掉电不消失？总的来说就是两步，一个就是把sof文件转成JIC文件，然后在jtag模式下选择jic文件即可。1.使用汇编器产生一个包含FPGA配置数据的SRAM目标文件(.sof)。2.选择转换编程文件(File->ConvertProgrammingFiles)。3.在输出编程文件下面，在编程文件类型列表中选择JTAG间接配置文件(.jic)。
Jessica_2017
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2020-08-04 18:39
Quartus
II
Quartus
使用Pin、qsf、TCL脚本分配FPGA管脚
Quartus
II分配FPGA管脚方法1、直接配置对应操作也是我们大家最熟悉的：Assignments-->PinPlanner或者使用快捷方式：Ctral+Shift+N2、qsf文件配置全称是
Quartus
SettingsFile
北方爷们
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2020-08-04 18:07
FPGA开发
FPGA实验
ModelSim入门及Testbench编写——合理利用仿真才是王道
现在就开始一步步入手ModelSim，并通过与
Quartus
无缝衔接实现仿真。本文使用了ModelSim10.0c+
Quartus
II10.0，其他版本基本雷同，请自行研究。看不清图的点开看大图！
oLinXi1234567
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2020-08-04 16:41
FPGA
Arria 10上进行DDR3管脚分配
huan09900990/article/details/88920985本文介绍下DDR3的管脚分配，FPGA型号:10AX027H4F34I3SG，DDR3型号：MT41J128M16JT-125，
Quartus
IPrime18.0
Tiramisu920
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2020-08-04 15:34
FPGA
Quartus
II 现有各版本之差异(方便选择), 以及 破解文件
参考了:http://www.cnblogs.com/crazybingo/archive/2011/07/26/2117105.html《
Quartus
II11.0套件安装指南》现有(2011.10.23
gioc
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2020-08-04 14:46
LPM，参数化的宏功能模块库
在MAX+PLUSII和
Quartus
II中调用LPM库函数非常方便，用户既可以在图形输入法中直接调用，也可以在HDL源文件中调用
fuyun_613
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2020-08-04 14:02
quartus
FPGA
图形
library
输入法
存储
io
FPGA入门veriloig语言
打开
quartus
新建文件然后在里面用verilog语言进行编程对于时序逻辑电路和组合逻辑电路的区别时序逻辑电路这里单指D触发器，和之前的状态和时钟沿有关组合逻辑只和当前状态有关1、moduleex_module
lucky tiger
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2020-08-04 06:15
FPGA
quartus
Ⅱ 12.1 使用教程（6） ROM 测试
开发板使用的是EP4CE15F23C8，软件使用的是
quartus
12.1，工程主要读ROM内的数据调用ROMIPTools->MegaWizardPlug-InManager点击Next选择ROM数据宽度
虚无缥缈vs威武
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2020-08-04 01:33
quartus
Ⅱ
quartus
Ⅱ 12.1 使用教程（5） eeprom 读写测试
开发板使用的是EP4CE15F23C8，软件使用的是
quartus
12.1，工程主要是对24c04进行读写eeprom顶层`timescale1ns/1ps///////////////////////
虚无缥缈vs威武
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2020-08-04 01:00
quartus
Ⅱ
quartus
Ⅱ 12.1 使用教程（4） uart 测试
开发板使用的是EP4CE15F23C8，软件使用的是
quartus
12.1，工程实现的功能是使用uart进行回环测试顶层moduleuart_test(i_clk,i_rst_n,rx,tx);inputi_clk
虚无缥缈vs威武
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2020-08-04 01:00
quartus
Ⅱ
quartus
Ⅱ 12.1 使用教程（7） vga显示测试
开发板使用的是EP4CE15F23C8，软件使用的是
quartus
12.1，工程主要使用vga显示方格行计数//hsync计数always@(posedgeclk_148Mornegedgei_rst_n
虚无缥缈vs威武
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2020-08-04 01:30
quartus
Ⅱ
12.1
使用教程
quartus
Ⅱ 12.1 使用教程（1） 怎样调用PLL 核
step1这里我新建一个名为PLL的工程如下所示，准备调用一个PLL核step2点击菜单栏上的TOOls下拉菜单中的魔法棒step3在弹出的对话框中点击Nextstep4这里我们选择输出文件类型选择为VerilogHDL，输出IP核名称为PLL_out,单击I/0下拉选择ALTPLL。(注意：这里我的工程名为PLL所以起的PLL核的名称不能和工程名一样所以我的PLL核的名称为PLL_out)ste
虚无缥缈vs威武
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2020-08-04 01:30
quartus
Ⅱ
Quartus
打开RTL Viewer时出现*** Fatal Error: Int Divide By Zero Module:
quartus
.exe Stack Trace: 0x103
具体解决方法：intel官网解释：InternalError:Sub-system:RVD,File:/
quartus
/rtlv/rvd/rvd_netlist_component.cpp,Line:9067DescriptionDuetoaprobleminthe
Quartus
baowxz
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2020-08-03 15:46
Lattice专栏
IP核——FIFO
一、
Quartus
1.打开
Quartus
ii，点击Tools---MegaWizardPlug-InManager2.弹出创建页面，选择Creatanewcustommegafunctionvariation
djue7752
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2020-08-02 17:52
【原创】实战项目中遇到的问题分析及解决方法汇总
【原创】实战项目中遇到的问题分析及解决方法汇总实验环境：
quartus
15.0。问题1：做FFT处理时，偶尔会出现多做一次FFT的现象，经排查，排除时序错误。
不二的阳哥
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2020-08-02 16:11
FPGA工程师招聘
要求熟悉相关仿真、综合软件如：ModelSim、
Quartus
II、ISE等-3年以上在视频压缩方面的ASIC/FPGA的设计经验-有过Xilinx或Altera的FPGA设计经验-熟悉至少一种的视频压缩算
zhongrg
·
2020-08-02 15:10
电脑相关文章
SWJTU计算机组成实验C-实验八 指令分析与执行
使用软件：
Quartus
II9.0sp2这个实验也要用到ROM，虽然实验指导书上写的RAM，但我觉得可能是写错了。
Uranuslight
·
2020-08-01 10:53
计算机组成实验
VHDL
(SOC) (
Quartus
II)（非常不错的一篇文章）
原文链接http://www.cnblogs.com/oomusou/archive/2010/08/04/timing_slack.htmlAbstract在分析timing時，在timingreport中常會出現setuptimeslack與holdtimeslack，本文深入探討slack的意義。Introductionslack英文本身的意思是鬆弛，若setuptime/holdtimes
ascend__a1
·
2020-07-31 15:56
FPGA
基于FPGA的直流电机PWM控制系统（附带源码下载）
利用
quartus
18.2开发软件。直流电机马达使用电机驱动模块来进行驱动。二，工程实现原理该工程由测速模块，输入控制模块，数码管显示模块，pwm波形发生器模块组成。各个模块的功能如下：(1)测
数字积木
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2020-07-30 21:38
基于FPGA 的8b10b编解码电路前端电路设计
采用VerilogHDL描述语言进行电路的设计、使用modelsim10.2a进行功能仿真、在通过
Quartus
II13.1进行FPGA逻
秋叶夏风
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2020-07-30 16:02
ubuntu12.04 || ubuntu14.04 FPGA altera 开发环境搭建 及 usb blaster配置
软件包：12.1_177_
quartus
_linux.tar.gz；12.1_177_devices_cyclone_max_legacy_linux.tar.gz；12.1_177_modelsim_ae_linux.tar.gz
梁作祥
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2020-07-30 15:20
FPGA
Linux环境下学习VHDL语言，用GHDL+GTKWave！
转自：http://hi.baidu.com/df_xyz/item/d90f6b0fee851e39f2eafcee最近学习VHDL语言，老师告诉我们可以使用
Quartus
这个软件。
iteye_10993
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2020-07-30 15:15
明德扬点拨FPGA高手进阶 第一章 软件介绍及安装
1.
Quartus
II1.1
Quartus
II介绍
Quartus
II是Altera公司的综合性PLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持
gjlkgln4534
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2020-07-30 15:57
Quartus
II添加器件库方法
近期陆续有客户，使用MAXII这款芯片，我当时安装
quartus
为了尽量小，便没有安装，只安装了cyclone器件。
江东风又起
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2020-07-30 06:51
FPGA
quartus
V11.0 在Qsys中使用uart
开始发现无论怎么设置，串口始终输出是乱码。这是11.0版本的一个BUG。修改方法如下：（1）设置完Qsys后，点“Generate”生成。（2）打开"工程目录\\synthesis\submodules\_uart_0.v"（3）找到代码：assigndivisor_constant=4;////////////////ENDSIMULATION-ONLYCONTENTS//synthesistr
xgbing
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2020-07-30 05:58
[FPGA]
[NIOS
II]
ModelSim-Altera路径找不到或者不正确的解决办法
今天碰到一个坑，就是在
quartus
里面打开ModelSim-Altera进行仿真的时候报错，说是找不到路径。
理实交融
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2020-07-30 05:27
FPGA
FPGA
quartus
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