Quartus 第8页

FPGA PLL锁相环控制LED闪烁程序设计与仿真

开发软件：Quartus13.0开发组件：CycloneIVEP4CE10F17C8仿真：Modelsim10.1d文章目录PLL锁相环一、程序设计二、仿真测试问题总结PLL锁相环PLL：PhaseLockedLoop

FPGA小白菜·2023-08-04 16:07

quartus工具篇——fifo ip核

quartus工具篇——fifoip核1、简介FPGA中的FIFO（First-In,First-Out）是一种常见的数据缓冲器，用于在不同的时钟域之间进行数据传输。

辣子鸡味的橘子·2023-08-02 09:24

基于FPGA的超声波测距——UART串口输出

1、系统模块框图2、RTL视图三、源码1、div_clk_us(1us的分频)2、产生驱动超声波的信号3、串口发送模块4、HC_SR04_uart(顶层文件)四、效果五、总结六、参考资料前言环境：1、Quartus18.02

混子王江江·2023-08-01 15:02

quartus13安装问题无法解决，用了cmd等方法还是不行，怎么办，急啊

E:\quartus\bin64\ss_cpt.l没有被指定在Windows上运行,或者它包含错误。请尝试使用原始安装媒体重新安装程序,或联系您的系统管理员或软件供应商以获取支持。图片发自App

shooterrrrrrrrr·2023-08-01 08:31

Verilog语法中parameter与localparam

Verilog语法中parameter与localparam对读者的假设已经掌握：.可编程逻辑基础.VerilogHDL基础.使用Verilog设计的QuartusII入门指南.使用Verilog设计的

橙黄橘绿时、·2023-08-01 01:47

基于Cyclone V SoC利用HLS实现卷积手写体数字识别设计

实现卷积手写体数字识别设计本文是基于英特尔CycloneVSoC开发板，利用HLS技术实现三层卷积两层池化两层全连接推理运算的手写体数字识别设计硬件环境：CycloneVSoC开发板SD卡电脑软件环境：Windows11Quartusprime18EclipseDS

ppqppl·2023-07-31 09:33

【Quartus FPGA】EMIF DDR3 读写带宽测试

本文主要介绍了QuartusFPGA平台EMIF参数配置，以及测试DDR3读写带宽的过程，FPGA器件型号是Cyclone10GX10CX220YF780E6G，DDR3颗粒型号是WinbondW631GG6KB

洋洋Young·2023-07-29 20:22

quartus .bdf格式和 .v格式互相转换及调用

1生成.bdf文件file→new→blockdiagram/schematicfile2.v调用.bdf将.bdf文件转换为.v文件再调用.v文件.bdf转换为.v文件：file→creat/update→creathdldesignfilefromcurrentfile注意：更新.bdf之后要重跑上述步骤生成.v3.bdf调用.v将.v文件转换为.bdf文件再调用.bdf文件,.bdf文件添加

gaoxcv·2023-07-29 19:53

ad+硬件每日学习十个知识点（11）23.7.22

文章目录1.怎么使用quartus2编译工程生成sof文件？2.怎么使用quartus2下载程序到fpga芯片？3.为什么sof文件烧录后，fpga断电重启，程序会丢失？

阿格在努力·2023-07-29 14:45

ad+硬件每日学习十个知识点（10）23.7.21

文章目录1.verilog新建文件夹结构2.怎么在quartus2里新建工程？3.如果在quartus2新建工程后，发现器件选择错误，怎么修改？4.在quartus2新建工程后，怎么新建文件编写程序？

阿格在努力·2023-07-28 15:04

SOC FPGA之HPS模型设计(二)

根据SOCFPGA之HPS模型设计(一)，Quartus工程经过全编译后会产生Handoff文件夹、SOPCINFO文件、SVD文件二、生成Preloader镜像文件通过信息交换文件Handoff文件生成

STATEABC·2023-07-28 15:02

quartus工具篇——ROM ip核

quartus工具篇——ROMip核1、ROM简介FPGA中的ROM(Read-OnlyMemory)是一种只读存储器,主要用来存储固化的初始化配置数据。

辣子鸡味的橘子·2023-07-27 00:04

FPGA项目（10）——基于FPGA的倒计时显示电路的设计与仿真

（用的是quartus自带的仿真器）这次设计分为两个模块，一个是倒计时的控制模块，另一个是数码管的显示模块。在倒计时控制模块中调用（例化）显示模块，从而实现分层设计。

嵌入式小李·2023-07-26 08:20

quartus工具篇——PLL IP核的使用

quartus工具篇——PLLIP核的使用1、PLL简介PLL(Phase-LockedLoop,相位锁环)是FPGA中非常重要的时钟管理单元,其主要功能包括:频率合成-PLL可以生成比输入时钟频率高的时钟信号

辣子鸡味的橘子·2023-07-25 12:29

FPGA简单双端口RAM——IP核

核配置三、源码1、ram_wr(写模块)2、ram_rd(读模块)3、ip_2port_ram(顶层文件)四、仿真1、仿真文件2、波形仿真五、SignalTapII在线验证六、总结七、参考资料前言环境：1、Quartus18.02

混子王江江·2023-07-25 12:44

FPGA实现串口回环

UART串口通信1、UART通信原理2、串口通信时序图二、系统设计1、系统框图2.RTL视图三、源码1、串口发送模块2、接收模块3、串口回环模块4、顶层模块四、测试效果五、总结六、参考资料前言环境：1、Quartus18.02

混子王江江·2023-07-25 12:44

FPGA FIFO——IP核

核配置四、源码1、fifo_wr(写模块)2、fifo_rd(读模块)3、ip_fifo(顶层文件)五、仿真1、仿真文件2、波形分析六、SignalTapII在线验证七、总结八、参考资料前言环境：1、Quartus18.02

混子王江江·2023-07-25 08:07

2019-07-17 Usb blaster

micro-USBdriver:HyperBlaster.zip(passwd:e3s10)sQuartus18.1image.png

七点水Plus·2023-07-24 06:17

SOPC之NiosⅡ系统（四）

NIOSⅡ系统实例，参考自特权同学《勇敢的芯-伴你玩转NIOSⅡ》一些基础操作就不再赘述目录1.创建Quartus项目1.2进入PlatformDesigner添加组件并设置1.2.1设置时钟频率50MHz

STATEABC·2023-07-20 13:32

verilog实现状态机

如愿一、使用工具二、要求三、需求分析四、时序切换五、检测10010串六、总结一、使用工具Quartus18.1二、要求1、根据以下描述功能用verilog编写一段代码，并用状态机来实现该功能。

伊始不觉·2023-07-19 16:42

Quartus-II 三种方式进行D触发器仿真

如愿一、Quartus-II1.1介绍1.2使用版本1.3安装教程二、Modelsim2.1介绍2.2主要特点2.3使用版本2.4安装教程三、D触发器3.1结构3.2工作原理3.3功能表四、D触发器原理图并仿真五

伊始不觉·2023-07-19 16:12

quartus中如何添加器件库

关键字：1：quartus如何安装器件库；:2：安装器件库时出现：TheQuartusPrimesoftwarecannotlaunchtheDeviceInstallerforsomeWindowsoperatingsystems.YoucanlaunchtheDeviceInstallerdirectlyfromtheWindowsStartMenu

MTIS·2023-07-19 14:21

quartus18.0如何下载安装Cyclone V器件库

文章目录前言一、下载流程二、添加步骤三、总结四、参考资料前言在我们使用不同版本的板子的时候，我们需要在quartus下安装不同型号的器件库才能对板子进行选型并进行下一步操作。

混子王江江·2023-07-19 14:18

FPGA入门：QuartusⅡ实现半加器，全加器，四位全加器

文章目录一、半加器和全加器简介1.1半加器1.2一位全加器二、原理图实现半加器与全加器2.1半加器2.1.1创建项目2.1.2原理图设计半加器2.1.3半加器波形仿真2.1.4将半加器设置为可调用元件2.2全加器2.2.1新建原理图2.2.2Verilog语言设计全加器三、上板测试3.1全加器3.2拓展：四位全加器四、总结五、参考资料一、半加器和全加器简介1.1半加器1、半加器是指对输入的两个一位

鸡腿堡堡堡堡·2023-07-18 20:04

FPGA单端口RAM——IP核

ROMIP核2、RAMIP核二、IP核配置步骤三、源码1、ram_rw驱动文件2、ip_1port_ram顶层文件3、仿真文件4、仿真波形四、SignalTapII在线调试五、总结六、参考资料前言环境：1、Quartus18.12

混子王江江·2023-07-18 12:33

SignalTap II 软件使用步骤

二、使用步骤三、总结四、参考资料前言环境：1、Quartus18.12、板子型号：原子哥开拓者2(EP4CE10F17C8)要求：能够使用SignalTapII进行片上调试。

混子王江江·2023-07-18 12:02

quartus 时序约束之时钟约束基本步骤

约束步骤：1.在quartusii软件中点击tools–timequesttiminganalyzer；2.在timequesttiminganalyzer种点击netlist–createtimingnetlist

会飞的珠珠侠·2023-07-18 02:22

quartus II FPGA 引脚电平设置

目录一、未使用的PIN设置1.当所有的未使用的PIN设置为输出接地时：2.当所有的未使用的PIN设置为三态输入：3.设置为若上拉或者三态时二、I/Obank电压一、未使用的PIN设置1.当所有的未使用的PIN设置为输出接地时：主要指：所有的ICPIN，包括已经定义了输入或者输出的PIN，但是没有实际的信号进出（即未使用），测试为0v。反面讲，使用的PIN，是指实际定义并在逻辑里使用这个信号，且有实

会飞的珠珠侠·2023-07-18 02:51

按键控制流水灯方向——FPGA

文章目录前言一、按键二、系统设计1、模块框图2、RTL视图三、源码四、效果五、总结六、参考资料前言环境：1、Quartus18.02、vscode3、板子型号：EP4CE6F17C8要求：按键1按下，流水灯从右开始向左开始流动

混子王江江·2023-07-17 22:41

Quartus/Verilog：移位实现不同频率的流水灯

//该程序将用移位来实现流水灯，每次左移一个流水灯；复位时流水灯全亮，高电平有效//三个分频，分别为亮灭灯间隔0.5s、以100HZ、10HZ频率闪烁moduleLED(inputclk,//时钟信号inputrst_n,//复位信号input[1:0]en,//控制分频的开关outputreg[9:0]led//流水灯输出);reg[27:0]count;//计数控制分频always@(pose

海上生明玉·2023-07-17 18:18

Quartus/Modelsim:Error: Invalid license environment.Unable to checkout a license.

这是因为下载了付费版本的modelsim,只要找到Uninstall卸载文件卸载掉付费的版本就好。找到卸载文件选择单独卸载卸载付费版本，就在最后一条，我这里是已经卸除过的。只留那个后面有free的版本

海上生明玉·2023-07-17 18:47

FPGA通过数码管实现电子时钟

共阴极数码管or共阳极数码管2、共阴极与共阳极的真值表二、系统设计1、总体框图：2、模块调用3、模块原理图三、源码1、计数模块2、数码管驱动模块3、顶层模块四、运行效果五、总结六、参考资料前言环境：1、Quartus18.12

混子王江江·2023-07-17 16:07

FPGA电梯控制系统

参考资料软件平台：quartus13.1(参考正点原子)百度网盘下载地址提取码:jxpe破解地址所实现的功能：显示部分：六位数码管第一位显示用户设置的目标楼层数，最后一位显示电梯当前的楼层。

浅忆Ly·2023-07-17 16:06

VHDL数字频率计的设计

一.实验目的二.实验内容三.实验设计四.实验步骤五.实验结果一.目的1．学习QuartusⅡ/ISEDesignSuite软件的基本使用方法。

XUAN xue·2023-07-17 16:34

8位16进制频率计设计实验--VHDL

一、实验目的（1）学习并掌握QuartusII的使用方法（2）学习简单时序电路的设计和硬件测试。

易安寄云·2023-07-17 16:01

流水灯——FPGA

文章目录前言一、流水灯介绍二、系统设计1.模块框图2.RTL视图三、源码四、效果五、总结六、参考资料前言环境：1、Quartus18.02、vscode3、板子型号：EP4CE6F17C8要求：每隔0.2s

混子王江江·2023-07-17 09:47

quartus工具篇——modelsim的使用

文章目录quartus工具篇——modelsim的使用1、modelsim简介二、使用教程1、新建工程添加文件2、生成编写仿真文件3、设置仿真4、开启功能仿真5、开启时序仿真6、总结参考视频：quartus

辣子鸡味的橘子·2023-07-16 22:33

Linux（Centos）环境下FPGA EDA软件启动命令

1.IntelQuartus安装完软件后先创建一个脚本文件：ase.sh，其内容为：exportMTI_HOME=/home/work/soft_install/Intel_Quartus/modelsim_aseexportPATH

AI浪潮下FPGA从业者·2023-07-16 09:52

使用Quartus将用户模块封装成网表文件：Quartus17.0及之前版本.qxp文件、Quartus17.1及之后版本.qdb文件（上）

本文共分为两部分，每部分各两小节，详细叙述Quartus17.0及之前版本

AI浪潮下FPGA从业者·2023-07-16 09:51

触摸按键控制LED灯亮灭

文章目录前言一、触摸按键介绍二、触摸按键电路原理模式一：模式二：三、系统设计1、模块框图2、RTL视图四、源码1、touch_led模块五、效果六、总结七、参考资料前言环境：1、Quartus18.12

混子王江江·2023-07-16 04:50

呼吸灯——FPGA

1、介绍2、占空比调节示意图二、系统设计1、系统框图2、RTL视图三、源码四、效果五、总结六、参考资料前言环境：1、Quartus18.02、vscode3、板子型号：EP4CE6F17C8要求：将四个

混子王江江·2023-07-16 04:18

Quartus Prime v18.1 standard安装过程

1.安装过程将QuartusPrime软件、器件支持文件、置入软件，以及您希望安装的任何其他软件产品放到同一个文件目录中。

国际合作的后果·2023-07-15 23:01

2021-03-03

Quartusii分配引脚的三种方式在Altera公司提供的Quartusii软件里，我们可以发现三种分配管脚的方式。1.使用tcl脚本的方法(1)生成tcl文件。

国际合作的后果·2023-07-15 23:00

静态数码管——FPGA

系统设计1、模块框图2、RTL视图三、源码1、seg_led_static模块2、time_count模块3、top_seg_led_static(顶层文件)四、效果五、总结六、参考资料前言环境：1、Quartus18.02

混子王江江·2023-07-15 14:00

【Quartus FPGA】EMIF DDR3 IP 仿真记录

EMIF(ExternalMemoryInterface)是Quartus平台提供的IP，用于实现高速存储器件接口与控制器。

洋洋Young·2023-07-15 02:57

FPGA——pwm呼吸灯

文章目录一、实验环境二、实验任务三、实验过程3.1verilog代码3.2引脚配置四、仿真4.1仿真代码4.2仿真结果五、实验结果六、总结一、实验环境quartus18.1modelsimvscodeCycloneIV

漠影zy·2023-07-14 12:36

FPGA——静态数码管

实验过程4.1time_count模块4.2seg_led_static模块4.3top_seg_led_static模块4.4引脚配置五、仿真5.1仿真代码5.2仿真结果六、实验结果七、总结一、实验环境quartus18.1modelsimvscodeCycloneIV