Quartus

音乐播放器VHDL蜂鸣器数码管显示简谱，视频/代码

名称：音乐播放器数码管显示简谱蜂鸣器软件：Quartus语言：VHDL代码功能：设计音乐播放器，播放一首歌，使用开发板的蜂鸣器播放音乐，使用Quartus内的ROMIP核存储音乐文件，使用数码管显示简谱
蟹代码丫·2023-10-19 02:45

音乐播放器一首歌蜂鸣器ROM存储Verilog,代码/视频

名称：音乐播放器一首歌蜂鸣器ROM存储歌曲软件：Quartus语言：Verilog代码功能：设计音乐播放器，播放一首歌，使用开发板的蜂鸣器播放音乐，使用Quartus内的ROMIP核存储音乐文件，简谱存储在
蟹代码丫·2023-10-19 02:15

音乐播放器蜂鸣器AX301开发板verilog，视频/代码

名称：音乐播放器蜂鸣器播放音乐按键切歌软件：Quartus语言：Verilog代码功能：设计一个音乐播放器，使用板子上的蜂鸣器播放歌曲，可以播放三首歌（歌曲任选），通过按键控制切歌，使用led显示音乐节奏
蟹代码丫·2023-10-19 02:14

音乐播放器蜂鸣器ROM存储歌曲verilog,代码/视频

名称：音乐播放器蜂鸣器ROM存储歌曲软件：Quartus语言：Verilog代码功能：设计音乐播放器，要求至少包含2首歌曲，使用按键切换歌曲，使用开发板的蜂鸣器播放音乐，使用Quartus内的ROMIP
蟹代码丫·2023-10-19 02:42

西南交大计组预备实验1：基于原理图方式的3-8译码电路的设计

使用的软件为QuartusII13.1。安装教程：安装教程软件里文字显示不完整的解决办法友情提示：1.实验报告书写要整洁，尽量是考虑好了再落笔，否则可能给分会低（truestory）。
guts350·2023-10-19 01:28

【quartus13.1/Verilog】swjtu西南交大：计组课程设计

实验目的：通过学习简单的指令系统及其各指令的操作流程，用VerilogHDL语言实现简单的处理器模块，并通过调用存储器模块，将处理器模块和存储器模块连接形成简化的计算机核心部件组成的系统。二.实验内容1.底层用VerilogHDL语言实现简单的处理器模块设计。2.调用存储器模块设计64×8的存储器模块。3.顶层用原理图方式将简单的处理器模块和存储器模块连接形成简单的计算机核心部件组成的系统。4.将
guts350·2023-10-19 01:28

一位全加器及四位全加器————FPGA

文章目录前言一、一位全加器1、一位全加器的原理图设计2、一位全加器的Verilog编程3、上板效果二、四位全加器1、四位全加器的原理图设计2、四位全加器的Verilog编程三、总结四、参考资料前言环境：1、Quartus18.02
混子王江江·2023-10-17 10:35

quartus中采用TCl分配管脚

原文链接：https://blog.csdn.net/avrmcu1/article/details/12038841QuartusII软件常用的分配管脚的方法有两种，一是选择菜单**“assignments
ICER瞌睡虫·2023-10-16 05:35

Quartus-II实现D触发器的三种方式

文章目录一、认识D触发器二、在Quartus-II中自己用门电路设计一个D触发器及仿真三、在Quartus-II中直接调用一个D触发器及仿真四、在Quartus-II中用Verilog语言写一个D触发器及仿真五
lovely@·2023-10-13 22:33

FPGA niosII 视频笔记

nios更进一步可以看FPGAniosII视频笔记--小梅_gzc0319的博客-CSDN博客P1_Qsys_hello_world（第一讲）1Qsys简介：Qsys是Quartus中的系统集成工具；SOPCBuilder-Qsys-PlatformDes
gzc0319·2023-10-13 21:44

基于VerilogHDL的学号显示

基于VerilogHDL的学号显示一、准备工作：环境软件：quartusII9.0编写语言：VerilogHDL开发板：CycloneIIFPGA2C70二、功能要求：1）用八个数码管显示；2）学号按照
C_xiaoyaodong·2023-10-13 18:09

Quartus&Modelsim安装及有关配置

文章目录一.Quartus和Modelsim的安装二.Quartus破解三.Quartus配置Modelsim四.usb_blaster驱动更新五.VScode联合Modelsim检错一.Quartus
Álegg xy.·2023-10-13 03:09

FPGA学习笔记（九）SPI学习总结及stm32的HAL库下SPI配置

设计流程四、FPGA学习笔记（四）通过数码管学习顶层模块和例化的编写五、FPGA学习笔记（五）Testbench（测试平台）文件编写进行Modelsim仿真六、FPGA学习笔记（六）Modelsim单独仿真和Quartus
贾saisai·2023-10-12 06:12

DE1-SoC软件实验（三）—— HPS控制FPGA端的LED，实现流水灯的效果

（掌握Quartus
Fighting_XH·2023-10-11 17:30

CY7C68013A芯片与FPGA

环境软件环境Vivado或quartus：FPGA（可编程门阵列）和SoC（系统片上集成电路）开发。KEIL：嵌入式软件的开发。
rainbow_lucky0106·2023-10-10 14:06

多路彩灯控制器LED流水灯花型verilog仿真图视频、源代码

名称：多路彩灯控制器LED流水灯花型verilog软件：Quartus语言：Verilog代码功能：用quartus和modelism，设计一个多路彩灯控制器，能够使花型循环变化，具有复位清零功能，并可以选择花型变化节奏
蟹代码丫·2023-10-10 05:01

多路彩灯控制器led流水灯VHDL速度可调仿真图视频、源代码

名称：多路彩灯控制器led流水灯VHDL速度可调软件：Quartus语言：VHDL代码功能：使用VHDL设计彩灯控制器，共24个led灯，分为5种不同的花样，可以通过按键切换花样的变化速度。
蟹代码丫·2023-10-10 04:58

【一 DE1-SOC】quartus II下载程序步骤

最近的开发都是使用vivado，想把某个工程迁移到DE1-SOC中，由于许久不使用qaurtus了，生疏了，下载程序老是失败，记录以一下载的步骤。开发板：DE1-SOC芯片型号：5CSEMA5F31C6N1、首先编写程序并编译成功，编译按钮如下：2、绑定引脚方法1：方法二：用.txt文件导入首先新建一个.txt文本文件，在文件中键入引脚对应的关系，引脚名称与引脚号之间注意有一个西文逗号。//后面的
@晓凡·2023-10-09 22:39

EDA仿真测试 Modelsim仿真 .vt文件法仿真 .v文件法仿真

一、本文内容内容：通过两种方法，使用modelsim仿真Verilog程序版本：QuartusII13.1（64-bit）二、通过“.vt文件”测试仿真1、准备工作已建立好的工程文件//上述工程文件代码实现奇数分频功能
海绵_青年·2023-10-09 09:25

EDA初学，新建工程，Quartus软件应用

一、本文内容内容：掌握Quarters工程的建立方法版本：QuartusII13.1（64-bit）二、建立步骤1、打开软件2、工程设置工程名字和后边文件的顶层模块名字以及顶层模块所在文件的名字要保持一致
海绵_青年·2023-10-09 09:55

多功能频率计周期/脉宽/占空比/频率测量verilog，视频/代码

名称：多功能频率计周期、脉宽、占空比、频率测量verilog软件：Quartus语言：Verilog代码功能：多功能频率计，可测量信号的周期、脉冲宽度、占空比、频率，语言为verilog，quartus
蟹代码丫·2023-10-09 00:16

等精度频率计verilog，quartus仿真视频，原理图，代码

名称：等精度频率计设计verilogquartus仿真软件：Quartus语言：Verilog要求：A：测量范围信号:方波频率:100Hz~1MHz;B：测试误差:<0.1%(全量程)C：时钟频率:50kHzD
蟹代码丫·2023-10-09 00:46

四位十进制频率计VHDL，DE1开发板验证，仿真和源码

名称：四位十进制频率计VHDL，DE1开发板验证软件：Quartus语言：VHDL要求：数字频率计设计要求1、四位十进制数字显示的数学式频率计,其频率测量范围为10~9999khz,测量单位为kHz。
蟹代码丫·2023-10-09 00:46

四位十进制数字频率计VHDL，仿真视频、代码

名称：四位十进制数字频率计VHDL，quartus仿真软件：Quartus语言：VHDL代码功能：使用直接测频法测量信号频率，测频范围为1~9999Hz，具有超量程报警功能演示视频：四位十进制数字频率计
蟹代码丫·2023-10-09 00:45

模六十计数器（三）

与之前不同，此次编程在QuartusII13.0中建立项目，在AX530开发板上下载调试，引脚定义与配置需要视情况更改，项目文件将上传到资
Mr_Stutter·2023-10-04 06:19

EDA数字钟（三）

与之前不同，此次编程在QuartusII13.0中建立项目
Mr_Stutter·2023-10-04 06:19

新手--安装好Quartus II13.0（带modelsim集成包）并用Quartus II搭建一个工程

前言今天是国庆节，我们正式来学习QuartusII13.0软件的安装与使用。学习verilog与学习C语言都是学习一门语言，那么学习一门语言，光看理论不敲代码绝对是学习不好的。
侠客er·2023-10-02 14:32

Quartus和ModelSim软件关联

Quartus和ModelSim软件关联QuartusII_18.1和ModelSim_10.5b软件的关联Altera自身在仿真领域做的并不是很好，所以Quartus软件兼容Mentor公司的ModelSim
佣兵之王@大青山·2023-10-02 01:24

FPGA学习：MODESIM与FPGA原理图联合仿真错误（VSIM 3033)

在QUARTUS中编译能够成功，Modelsim仿真时出现如下错误：“erro:Instantiationof'***'failed.Thedesignunitwasnotfound"。
快，快去救列宁！·2023-09-30 10:20

DDS信号发生器波形发生器VHDL

名称：DDS信号发生器波形发生器软件：Quartus语言：VHDL要求：在EDA平台中使用VHDL语言为工具，设计一个常见信号发生电路，要求：1.能够产生锯齿波，方波，三角波，正弦波共四种信号；2.信号的频率和幅度可以通过按键调节
蟹代码丫·2023-09-30 10:40

乒乓球游戏控制器verilog带报告

名称：乒乓球游戏控制器verilog（代码在文末付费下载）软件：Quartus语言：Verilog要求：乒乓球控制器（数码管显示各3位：2位显示当前局分数，1位赢得局数，再有一个数码管显示当前局数）利用显示灯表示球网和乒乓球利用显示灯表示球台的边界在球网和球台边界范围内
蟹代码丫·2023-09-30 10:38

出租车计费器verilog出租车计价器FPGA

名称：出租车计费器verilog出租车计价器软件：Quartus语言：Verilog要求：出租车模拟计费系统的实现设计一个模拟的出租车计费系统，能显示里程和费用。
蟹代码丫·2023-09-28 11:54

FPGA的数字钟带校时闹钟报时功能VHDL

名称：基于FPGA的数字钟具有校时闹钟报时功能软件：Quartus语言：VHDL要求：1、计时功能:这是数字钟设计的基本功能，每秒钟更新一次,并且能在显示屏上显示当前的时间。
蟹代码丫·2023-09-28 07:54

DE0开发板交通灯十字路口红绿灯VHDL

名称：基于DE0开发板的交通灯十字路口红绿灯软件：Quartus语言：VHDL要求：设计一个十字路口交通信号灯的控制电路。分为两种情况，正常状态和报警状态。
蟹代码丫·2023-09-28 07:54

音乐流水灯音乐播放器数码管显示Verilog

名称：音乐流水灯音乐播放器数码管（代码在文末付费下载）软件：Quartus语言：Verilog要求：要求设计一个基于FPGA的带数码管显示的音乐流水灯装置。
蟹代码丫·2023-09-28 07:53

FPGA的DQPSK调制解调Verilog

名称：DQPSK调制解调软件：Quartus语言：Verilog要求：使用Verilog语言进行DQPSK调制和解调，并进行仿真代码下载：DQPSK调制解调verilog，quartus_Verilog
蟹代码丫·2023-09-28 07:23

Quartus乒乓球游戏控制器VHDL

名称：乒乓球游戏控制器VHDL软件：Quartus语言：VHDL要求：综合实验乒乓球游戏设计要求两人的乒乓球游戏机是由8个LED表示球台，8个LED灯的编号为1~8，两名选手分别是A和B，当A选手准备开球时
蟹代码丫·2023-09-28 07:23

DDS信号发生器Verilog波形发生器FPGA

名称：DDS信号发生器Verilog波形发生器软件：Quartus语言：Verilog要求：1.可产生正弦波，锯齿波，三角波，方波4种波形，频率可调2.具有波形选择、起动、停止功能。
蟹代码丫·2023-09-28 07:23

FPGA病房呼叫系统实现

使用verilog语言在QuartusII下实现文工程没有调用IP核，都是自己设计的代码文件，可以用于ISE，vivado等开发工具下使用下面是工程顶层模块代码部分截图：顶层模块代码：moduleSRCall
QQ_778132974·2023-09-28 07:22

Quartus医院病房呼叫系统病床呼叫Verilog，源代码下载

名称：医院病房呼叫系统病床呼叫软件：Quartus语言：Verilog要求：1、用1~6个开关模拟6个病房的呼叫输入信号,1号优先级最高;1~6优先级依次降低;2、用一个数码管显示呼叫信号的号码;没信号呼叫时显示
蟹代码丫·2023-09-28 06:49

m基于FPGA的BPSK调制解调通信系统verilog实现,包含testbench,不包含载波同步

目录1.算法仿真效果2.算法涉及理论知识概要3.Verilog核心程序4.完整算法代码文件1.算法仿真效果本系统进行了两个平台的开发，分别是：Vivado2019.2Quartusii18.0+ModelSim-Altera6.6dStarterEdition
我爱C编程·2023-09-28 01:51

m基于FPGA的FOC控制器verilog实现,包括CLARK,PARK,PID及SVPWM,含testbench

目录1.算法仿真效果2.算法涉及理论知识概要3.MATLAB核心程序4.完整算法代码文件1.算法仿真效果QuartusII12.1(64-Bit)ModelSim-Altera6.6dStarterEdition
我爱C编程·2023-09-28 01:51

Verilog语言-Quartus II 错误解决

1、弹窗：Areyousurewanttofinish？原因：testbench文件里面有下列语句：$finish;（表示时间到达1000ns就停止仿真）initialbeginforeverbegin#100;//$display("---gyc---%d",$time);if($time>=1000)begin$finish;endendend注意：选择否，才能保持仿真软件打开看波形，选择是会
可可西里_X_back·2023-09-28 01:20

FPGA接收串口数据并通过LCD1602显示

硬件：EP4CE6E22C8NG开发工具：QuartusII13
m0_51294753·2023-09-25 18:02

关于quartus primer pin planner 分配管脚会出现不知名管脚的情况

在分配管脚的时候会出现altera_reserved_tck,altera_reserved_tdi,altera_reserved_tdo,altera_reserved_tms这些管脚如下图。这些引脚是JTAG引脚，会自动分配，不用关心。
月月wp·2023-09-25 09:52

基于FPGA的定时提醒装置Verilog

名称：基于FPGA的定时提醒装置Verilog软件：Quartus语言：Verilog要求：（1）拨动开关K1（扩展要求按下S1键后），七段数码管开始从3倒计时，每秒计数减1，当减到0时，保持0显示，同时红灯闪烁
蟹代码丫·2023-09-24 14:48

Quartus出租车计费器verilog计价器

名称：出租车计费器verilog计价器软件：Quartus语言：Verilog要求：出租车计费器，起步价10元，3公里内起步价，可以切换白天和夜晚计费，白天时超过3公里后2.4元每公里，停车时6元每10
蟹代码丫·2023-09-24 14:45

4位密码锁可修改密码及错误报警VHDL

名称：4位密码锁可修改密码及错误报警（代码在文末付费下载）软件：Quartus语言：VHDL要求：按键包括，0~9，确认，重置，修改,密码4位要能设定密码，重置密码，如果密码输入正确会亮绿灯，连续三次输入错误会报警代码下载
蟹代码丫·2023-09-24 05:54

出租车计价器计费器Quartus

名称：出租车计价器计费器（代码在文末付费下载）软件：Quartus语言：VHDL+Verilog的2套工程代码均有FPGA代码资源网：hdlcode.com代码下载地址：出租车计价器计费器_Verilog
蟹代码丫·2023-09-24 05:53

基于FPGA的16QAM调制verilog代码

名称：FPGA的16QAM调制verilog软件：Quartus语言：Verilog要求：使用FPGA实现16QAM的调制，并进行仿真代码下载：FPGA的16QAM调制verilog_Verilog/VHDL
蟹代码丫·2023-09-24 05:53
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