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Verilog学习系列
FPGA入门——1位全加器设计
文章目录一、认识全加器二、采用原理图输入完成1位全加器的设计（一）半加器的原理图输入（二）全加器的原理图输入三、采用
Verilog
编程完成1位全加器的设计一、认识全加器全加器是用门电路实现两个二进制相加并求出和的组合线路
lovely@
·
2023-10-13 22:33
嵌入式系统应用开发
FPGA
Quartus-II实现D触发器的三种方式
文章目录一、认识D触发器二、在Quartus-II中自己用门电路设计一个D触发器及仿真三、在Quartus-II中直接调用一个D触发器及仿真四、在Quartus-II中用
Verilog
语言写一个D触发器及仿真五
lovely@
·
2023-10-13 22:33
嵌入式系统应用开发
FPGA
python每日一练(6)
共同学习交流.本文由Aileen_0v0原创CSDN首发如需转载还请通知⚠️个人主页：Aileen_0v0—CSDN博客欢迎各位→点赞+收藏⭐️+留言系列专栏：Aileen_0v0的PYTHON
学习系列
专栏
Aileen_0v0
·
2023-10-13 21:41
python学习
前端
学习
算法
python
笔记
开发语言
Python如何17行代码画一个爱心
共同学习交流.本文由Aileen_0v0原创CSDN首发如需转载还请通知⚠️个人主页：Aileen_0v0—CSDN博客欢迎各位→点赞+收藏⭐️+留言系列专栏：Aileen_0v0的PYTHON
学习系列
专栏
Aileen_0v0
·
2023-10-13 21:39
python学习
python
开发语言
笔记
经验分享
virtualenv
微服务
学习系列
14：分库分表ShardingSphere
系列文章目录目录系列文章目录前言一、什么是ShardingSphere二、ShardingSphere-JDBC独立部署三、ShardingSphere-Proxy独立部署四、混合部署架构五、数据分片垂直分片水平分片六、ShardingSphere基础知识表逻辑表真实表编辑编辑七、ShardingSphere-JDBC入门案例单库多表多库多表集成mybatis-plus引入POMapplicati
yangyanping20108
·
2023-10-13 19:08
分布式
MySQL
开发语言
mysql
数据库
java
微服务
基于
Verilog
HDL的学号显示
基于
Verilog
HDL的学号显示一、准备工作：环境软件：quartusII9.0编写语言：
Verilog
HDL开发板：CycloneIIFPGA2C70二、功能要求：1）用八个数码管显示；2）学号按照
C_xiaoyaodong
·
2023-10-13 18:09
fpga
verilog
状态机
Nodejs API
学习系列
(一)
本文的主要内容是对nodejs提供的一些重要模块，结合官方API进行介绍，遇到精彩的文章，我会附在文中并标明了出处。主要包括如下7个模块path模块http模块fs模块url模块querystring模块os模块stream模块转载请注明出处，多谢支持~path路径相关模块模块简介nodejspath模块提供了一些用于处理文件路径的工具函数，我们可以通过如下方式引用它varpath=require
weixin_34239592
·
2023-10-13 18:56
操作系统
javascript
java
ViewUI
Vivado 生成edif的方法
3.生成空壳引脚描述文件write_
verilog
-modesynth_stub路径/文件名.
薛定谔的bug~
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2023-10-13 15:33
vivado
FPGA
fpga开发
VHDL和
Verilog
中数组定义、初始化、赋值方法
0.前言VHDL和
Verilog
数组的定义、初始化、赋值的方法不只一种，以下是本人常用的方法，可能不是最方便的，但是比较好理解，文中包含了源代码和modelsim仿真，供大家参考学习。
一只迷茫的小狗
·
2023-10-13 07:08
verilog
FPGA
fpga开发
System
verilog
出现的cannot assign to memory或者cannot assign a packed type to an unpacked type
检查被赋值的reg、logic变量是如何被声明的，是不是把[m:n]给放错位置了，仔细思索是应该声明成向量还是数组，[m:n]是放到变量名前还是变量名后即可。有时候我们在给某个reg、logic变量赋值的时候，会出现如下提示：Error:cannotassigntomemoryError:cannotassignapackedtypetoanunpackedtype仔细检查后，发现是在声明reg、
一只迷茫的小狗
·
2023-10-13 07:37
Systemverilog
fpga开发
System
Verilog
Assertions应用指南 第一章
1.1什么是断言断言是设计的属性的描述。●如果一个在模拟中被检查的属性(property)不像我们期望的那样表现,那么这个断言失败。●如果一个被禁止在设计中出现的属性在模拟过程中发生,那么这个断言失败。一系列的属性可以从设计的功能描述中推知,并且被转换成断言。这些断言能在功能的模拟中不断地被监视。使用形式验证技术,相同的断言能被重用来验证设计。断言,又被称为监视器或者检验器,已经被用作一种调试技术
一只迷茫的小狗
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2023-10-13 07:04
Systemverilog
fpga开发
C++
学习系列
（二）—— 核心编程（面向对象）
原文链接：https://www.wkeyu.cn/232.html本阶段主要针对C++面向对象编程技术做详细讲解，探讨C++中的核心和精髓。代码仓库：https://github.com/Kerry-yu/Cpp_Learn1.内存分区模型C++程序在执行时，将内存大方向划分为4个区域代码区：存放函数体的二进制代码，由操作系统进行管理的全局区：存放全局变量和静态变量以及常量栈区：由编译器自动分配
嘟噜～
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2023-10-13 05:53
C++学习
c++
开发语言
后端
面向对象编程
FPGA面试题（6）
一.
Verilog
中什么情况会产生锁存器？组合逻辑中：case语句分支不完整；case语句中没有default组合逻辑中：always语句中用if但没有else二.FPGA和C语言有什么联系？
Álegg xy.
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2023-10-13 03:40
FPGA面试题
fpga开发
Docker学习6-Docker镜像commit操作案例
本文，凯哥将介绍，docker的提交命令PS本系列：《Docker
学习系列
》教程已经发布的内容，凯哥会在文末加上。
凯哥Java
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2023-10-13 03:15
数字IC题目收集
myhhhhhhhh的博客-CSDN博客数字IC笔试_狗哥天下第一的博客-CSDN博客数字IC笔试题集锦_爱吃蛋挞的Dolly的博客-CSDN博客IC笔试_acmgotoac的博客-CSDN博客System
Verilog
weixin_52831848
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2023-10-13 03:02
fpga开发
面试
IC手撕代码--数字电子时钟设计
一、题目描述基于f=100Hz的Clock设计一个数字时钟，用
Verilog
实现，产生时、分、秒的计时。分析：前提，首先将100hz倍频为1hz的时钟，这样一拍就是1s了。
上园村蜻蜓队长
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2023-10-13 03:56
数字IC面试
面试
fpga开发
数字前端设计
数字IC
FPGA/数字IC实用笔试面试刷题汇总
（1）HDLBits：
Verilog
基础题比较多，题量大，波形对比比较好用，全部是
Verilog
编程，适合初学者锻炼代码编程能力（题目全是英文版的）；https://hdlbits.01xz.net/wiki
DengFengLai123
·
2023-10-13 03:54
2023届秋招
fpga
芯片
面试
数字IC
FPGA数字IC的
Verilog
刷题解析基础版03——奇偶校验（奇偶检测）
1.题目用
verilog
实现对输入的32位数据进行奇偶校验，根据sel输出校验结果（sel=1输出奇校验，sel=0输出偶校验）。
DengFengLai123
·
2023-10-13 03:54
2023届秋招
Verilog
fpga开发
芯片
面试
笔试面试
verilog
【
verilog
学习23】HDLBits：Circuits_Sequential Logic_Finite State Machines
【HDLBits】Circuits_SequentialLogic_FiniteStateMachinesIFSM1(asynchronousreset)(Fsm1)1.代码编写2.提交结果3.题目分析IIFSM1(synchronousreset)(Fsm1s)1.代码编写2.提交结果3.题目分析IIIFSM2(asynchronousreset)(Fsm2)1.代码编写2.提交结果3.题目分析
ss_sookie
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2023-10-13 01:51
学习
fpga开发
HDLBits：在线学习
Verilog
（二十六 · 127-130)
zhuanlan.zhihu.com/c_1131528588117385216本系列文章将和读者一起巡礼数字逻辑在线学习网站HDLBits的教程与习题，并附上解答和一些作者个人的理解，相信无论是想7分钟精通
Verilog
数字积木
·
2023-10-13 01:20
状态机
人工智能
编程语言
xhtml
ai
Verilog
HDLbits:Lemmings3（Moore型有限元状态机）
题目Inadditiontowalkingleftandright,Lemmingswillfall(andpresumablygo“aaah!”)ifthegrounddisappearsunderneaththem.Inadditiontowalkingleftandrightandchangingdirectionwhenbumped,whenground=0,theLemmingwillf
fanyuandrj
·
2023-10-13 01:18
HDLbits
fpga
verilog
Verilog
HDLbits:Lemmings4（Moore型有限元状态机）
题目AlthoughLemmingscanwalk,fall,anddig,Lemmingsaren’tinvulnerable.IfaLemmingfallsfortoolongthenhitstheground,itcansplatter.Inparticular,ifaLemmingfallsformorethan20clockcyclesthenhitstheground,itwillsp
fanyuandrj
·
2023-10-13 01:18
HDLbits
fpga
verilog
简易DDS信号发生器记录
简易DDS信号发生器学习资料：野火升腾Pro《FPGA
Verilog
开发实战指南——基于XilinxArtix7》2021.11.161.理论知识DDS是直接数字式频率合成器（DirectDigitalSynthesizer
yan__sha
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2023-10-12 22:17
FPGA学习笔记
fpga开发
Text-to-SQL小白入门（八）RLAIF论文：AI代替人类反馈的强化学习
学习RLAIF论文前，可以先学习一下基于人类反馈的强化学习RLHF，相关的微调方法（比如强化
学习系列
RLHF、RRHF、RLTF、RRTF）的论文、数据集、代码等汇总都可以参考GitHub项目：GitHub-eosphoros-ai
junewgl
·
2023-10-12 22:44
Text-to-SQL
人工智能
sql
数据库
NLP
SQL
LLM
text2sql
异步FIFO——结构、
Verilog
代码实现与仿真
1.FIFO简介 FIFO（FirstInFirstOut）是一种先进先出的数据缓冲器，它与普通存储器的区别是没有外部读写地址线，这样使用起来非常方便。但缺点是只能顺序写入数据、顺序读出数据，其数据地址由内部读写指针自动加1完成，不能像普通地址线那样自动寻址。用途1：\color{gold}{用途1：}用途1： 异步时钟之间的接口电路（在现代集成电路芯片中，随着设计规模的不断扩大，系统中往往含
wulsong
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2023-10-12 13:42
IC_basic
verilog
Verilog
功能模块——标准FIFO转FWFT FIFO
前言在使用FIFOIP核时，我更喜欢使用FWFT(FirstWordFirstThrough)FIFO而非标准FIFO，FWFTFIFO的数据会预先加载到dout端口，当empty为低时数据就已经有效了，而rd_en信号是指示此FIFO更新下一个数据，这种FWFTFIFO的读取延时是0。无需关心读延时使得读端口的控制变得非常简单，所以，我自编的一些模块均使用了FWFTFIFO的读端口作为接口。但是
徐晓康的博客
·
2023-10-12 13:08
Verilog
Verilog
FPGA
功能模块
FIFO
标准FIFO
异步FIFO
本文参考：面试——异步FIFO详解关于异步FIFO设计，这7点你必须要搞清楚【CDC系列】跨时钟域处理（一）同步器02【
Verilog
实战】异步FIFO设计（附源码RTL/TB）1、异步FIFO简介
PINKPIG2567
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2023-10-12 13:59
Verilog实战练习
verilog
异步FIFO
数字IC笔面常考，跨时钟域神器。——异步FIFO（简介及手撕代码）
异步FIFO写在前面的话异步FIFO相关知识点FIFO简介FIFO结构应用场景（来源小梅哥《FPGA系统设计与验证实战指南》章节4.4）相关参数异步FIFO内部组成异步FIFO的
Verilog
代码（强烈建议手敲
IC_Brother
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2023-10-12 13:28
数字IC设计
fpga开发
Verilog
功能模块——异步FIFO
前言FIFO的功能FIFO在FPGA中应用很多，它主要有以下功能：数据缓存，很多时候数据发送速度和数据接收速度并不实时匹配，而在其中插入一个FIFO，来临时存储数据，就能平衡发送和接收速度组合与分解数据，FIFO的写入数据位宽和读出数据位宽可以不一致，例如可以16bit写入，8bit读出或者反过来，这就为组合与分解数据提供了方便跨时钟域传输数据，这是异步FIFO才有的功能，异步FIFO的读写时钟可
徐晓康的博客
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2023-10-12 13:24
Verilog
Verilog
功能模块
异步FIFO
同步FIFO
格雷码
Android-音视频
学习系列
-(三)-Shell-脚本入门，学习指南
输出:DevYKDevYK只读变量:#4.只读变量my_blog_url=“https://www.devyk.top/”readonlymy_blog_urlmy_blog_url=“www.baidu.com”输出:删除变量:#变量被删除后不能再次使用。unset命令不能删除只读变量。your_name=“小明”unsetyour_nameecho$your_name输出:可以看到定义了删除变
m0_64603743
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2023-10-12 06:05
程序员
面试
移动开发
android
FPGA学习笔记（九）SPI学习总结及stm32的HAL库下SPI配置
系列文章目录一、FPGA学习笔记（一）入门背景、软件及时钟约束二、FPGA学习笔记（二）
Verilog
语法初步学习(语法篇1)三、FPGA学习笔记（三）流水灯入门FPGA设计流程四、FPGA学习笔记（四
贾saisai
·
2023-10-12 06:12
FPGA学习
fpga开发
学习
stm32
python每日一练(5)
共同学习交流.本文由Aileen_0v0原创CSDN首发如需转载还请通知⚠️个人主页：Aileen_0v0—CSDN博客欢迎各位→点赞+收藏⭐️+留言系列专栏：Aileen_0v0的PYTHON
学习系列
专栏
Aileen_0v0
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2023-10-12 01:09
python学习
数据结构与算法
前端
开发语言
python
学习
算法
服务器
数据结构
SpringBoot
学习系列
配置随机端口
一springboot配置端口的方式一般有3种1实现EmbeddedServletContainerCustomizer接口并重写customize方法@Overridepublicvoidcustomize(ConfigurableEmbeddedServletContainercontainer){//配置端口号container.setPort(8080);}2在application.po
Vision_Ho
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2023-10-12 01:00
【vim
学习系列
文章 9 -- .vim 脚本文件开发学习】
文章目录.vimrc介绍.vim脚本文件开发.vimrc介绍在Vim中，你可以将一系列的Vim命令和设置写入一个脚本文件中，并使用:source命令来运行它。这种脚本文件通常被称为vimrc文件，因为它的默认名称是.vimrc。通常，我们将这个文件放在用户的主目录中，并用于存储用户的个性化Vim设置。以下是一个.vimrc文件的例子：".vimrc文件内容setnumber"显示行号settabs
CodingCos
·
2023-10-11 18:00
#
vim
学习系列文章
vim
.vim
脚本文件开发
【vim
学习系列
文章 8 -- vim中 has 函数和 let g：介绍】
文章目录1.1vimhas函数1.2vimletg:介绍1.1vimhas函数在Vim中，has是一个内置的函数，用于检查Vim是否支持某个特定的特性或者是否包含某个特定的扩展。此函数的基本语法是：ifhas('feature')其中，‘feature’是你想要检查的特性或扩展的名称。例如，你可以使用has函数来检查Vim是否支持Python语言的集成：ifhas('python')echo"Py
CodingCos
·
2023-10-11 18:57
#
vim
学习系列文章
vim
vim
has
函数
vim
let
g
JVM虚拟机
学习系列
之一（Java虚拟机的发展史和java发展重大事件）
目录1、JVM虚拟机
学习系列
之一（Java虚拟机的发展史和java发展重大事件）2、JVM虚拟机
学习系列
之二（Java虚拟机的内部结构、整体框架、类加载子系统、双亲委派机制）3、JVM虚拟机
学习系列
之三
蓝色心灵-海
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2023-10-11 17:19
java
jvm
jvm原理
java虚拟机
jvm
Android-音视频
学习系列
-(二)-交叉编译动态库、静态库的入门学习
环境变量配置ndk在Linux上的环境变量配置://1.vim/etc/profile#NDK环境变量exportNDK_HOME=/root/android/ndk/android-ndk-r17cexportPATH=PATH:PATH:PATH:NDK_HOME//2.保存source/etc/profile//3.测试ndk-build-v如果出现如下字样，就证明配置成功了。交叉编译在Li
m0_66264938
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2023-10-11 16:27
程序员
面试
移动开发
android
谈一谈System
Verilog
的randomize
提到systerm
verilog
，最常接触的就是随机，与随机紧密相关的函数就是randomize，但是实际上我们又对randomize知道多少呢？本章节我们就梳理一下randomize()的坑。
li_li_li_1202
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2023-10-11 14:00
【vim
学习系列
文章 7-- vim vnormap nnoremap nmap map inoremap 区别】
文章目录1.1vim递归映射和非递归映射1.1.1vim可视模式1.2mapnmapvnormapnnoremapinoremap区别1.1vim递归映射和非递归映射递归映射和非递归映射是Vim中两种不同的键盘映射方式。递归映射（recursivemap）是指在定义键盘映射时，映射的右侧的命令会触发其他映射。例如，假设你已经有一个映射mapjdd，它将j键映射为删除一行的命令。然后你又定义了一个新
CodingCos
·
2023-10-11 13:50
#
vim
学习系列文章
vim
vim
递归映射
vim
非递归映射
vmap
nnoremap
inoremap
【vim
学习系列
文章 6 -- vim 如何从上次退出的位置打开文件】
文章目录1.1vim如何从上次退出的位置打开文件1.2autogroup命令学习1.2.1augroup基本语法1.3vimcall命令详细介绍1.1vim如何从上次退出的位置打开文件假设我打开了文件test.c，然后我向下滚动到第50行，然后我做了一些修改并关闭了文件。当我重新打开文件时。我希望光标定位到第50行。如何解决这个问题呢？方法一：这是由$VIMRUNTIME/defaults.vim
CodingCos
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2023-10-11 13:20
#
vim
学习系列文章
vim
vim
从上次位置打开文件
vim
从上次退出位置打开文件
vim
vimStartup
vim
call
使用举例
vim
augroup
举例
gRPC学习之五：gRPC-Gateway实战
欢迎访问我的GitHubhttps://github.com/zq2599/blog_demos内容：所有原创文章分类汇总及配套源码，涉及Java、Docker、Kubernetes、DevOPS等；gRPC
学习系列
文章链接在
程序员欣宸
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2023-10-11 13:31
# 02 初识
Verilog
HDL
02初识
Verilog
HDL对于
Verilog
的语言的学习，我认为没必要一开始就从头到尾认真的学习这个语言，把这个语言所有细节都搞清楚也不现实，我们能够看懂当前FPGA的代码的程度就可以了，随着学习FPGA
おもいね
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2023-10-11 09:49
fpga开发
02 认识
Verilog
HDL
02认识
Verilog
HDL对于
Verilog
的语言的学习，我认为没必要一开始就从头到尾认真的学习这个语言，把这个语言所有细节都搞清楚也不现实，我们能够看懂当前FPGA的代码的程度就可以了，随着学习FPGA
おもいね
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2023-10-11 09:45
FPGA
FPGA
C语言快捷键+一堆宝藏技巧,全网最全~
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学习系列
专栏—
Aileen_0v0
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2023-10-11 06:37
C语言学习
算法
学习
c#
c语言
数据结构
开发语言
前端
python每日一练(2)
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Aileen_0v0
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2023-10-11 06:07
python学习
算法
python
笔记
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python每日一练(3)
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Aileen_0v0
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2023-10-11 06:07
python学习
python
linux
服务器
学习
开发语言
python每日一练(4)
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专栏
Aileen_0v0
·
2023-10-11 06:06
python学习
python
开发语言
学习
算法
抽象代数
github
windows
verilog
练习：hdlbits网站上的做题笔记（5）
前言之前的文章《如何学习
verilog
，如何快速入门？》中提到了
verilog
学习，推荐了一个可以练习的网站：hdlbits网站，那自己也玩玩这个网站。
杰之行
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2023-10-11 01:17
verilog
verilog
如何加快香山处理器Chisel-＞
Verilog
编译速度
===========================================graalvminstallation===========================================更换JVM。我们推荐使用GraalVM代替OpenJDK。使用GraalVM免费版作为JVM编译香山比OpenJDK快10%-20%。----------------------------
前滩西岸
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2023-10-11 00:11
verilator
ubuntu
chisel
risc-v
C#
学习系列
相关之多线程（五）----线程池ThreadPool用法
一、线程池的作用线程池是一种多线程处理形式，处理过程中将任务添加到队列，然后在创建线程后自动启动这些任务。线程池线程都是后台线程。每个线程都使用默认堆栈大小，以默认的优先级运行，并处于多线程单元中。如果某个线程在托管代码中空闲（如正在等待某个事件），则线程池将插入另一个辅助线程来使所有处理器保持繁忙。如果所有线程池线程都始终保持繁忙，但队列中包含挂起的工作，则线程池将在一段时间之后创建另一个辅助线
大花爱编程
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2023-10-10 21:47
C#从入门到精通系列
学习
c#
算法
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