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Verilog学习系列
System
Verilog
学习（4）——自定义结构
在
Verilog
中,你可以为操作数的位宽和类型分别定义一个宏(macro),如例2.32所示。SV则提供了特性使得用户可以构建更高抽象层的数据类型。
apple_ttt
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2023-10-22 10:03
SystemVerilog
fpga
SystemVerilog
【webpack
学习系列
06】webpack代码压缩&&自动清理构建目录
JS⽂件的压缩webpack内置了uglifyjs-webpack-plugin，自动帮我们进行代码压缩CSS⽂件的压缩使⽤optimize-css-assets-webpack-plugin,同时需要安装cssnano配置varOptimizeCssAssetsPlugin=require('optimize-css-assets-webpack-plugin');module.exports=
长歌如梦
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2023-10-22 09:29
webpack
webpack
System
Verilog
Assertions应用指南 Chapter1.39将SVA与设计连接
有两种方法可以将SVA检验器连接到设计中。(1)在模块(module)定义中内建或者内联检验器。(2)将检验器与模块、模块的实例或者一个模块的多个实例绑定。有的工程师不喜欢在设计中加任何验证代码。在这种情况下,在外部绑定SVA检验器是很好的选择。SVA代码可以内建在模块定义中的任何地方。下面的例子显示了内联在模块中的SVA。moduleinline(clk,a,b,d1,d2,d);inputlo
一只迷茫的小狗
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2023-10-22 01:08
Systemverilog
systemverilog断言
FPGA的256点FFT调用Quartus IP核实现VHDL傅里叶变换
m=home&c=View&a=index&aid=210FPGA代码
Verilog
/VHDL代码资源下载网：www.hdlcode.com代码下载：2
蟹代码丫
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2023-10-22 01:34
fpga开发
FFT
VHDL
傅里叶变换
FFT64点傅里叶变换
verilog
蝶形运算，代码和视频
名称：FFT64点
verilog
傅里叶变换软件：Quartus语言：
Verilog
代码功能：使用
verilog
代码实现64点FFT变换，使用蝶形运算实现傅里叶变换演示视频：http://www.hdlcode.com
蟹代码丫
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2023-10-22 01:04
fpga开发
FFT
傅里叶变换
FPGA的64点FFT代码及报告，
verilog
快速傅里叶变换
名称：64点FFT快速傅里叶变换Radix4软件：Quartus语言：
Verilog
代码功能：使用
verilog
实现64-pointPipelineFFT处理器FPGA代码资源下载网：hdlcode.com
蟹代码丫
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2023-10-22 00:30
fpga开发
FFT
傅里叶变换
报告
verilog
Koa2
学习系列
04-POST/GET请求——常见请求方式处理
Http请求在学习了koa-router之后，我们就可以用它来处理一些常见的请求了，比如POST/GET。koa-router提供了.get、.post、.put和.del接口来处理各种请求，但实际业务上，我们大部分只会接触到POST和GET，所以接下来只针对这两种请求类型来说明。当我们捕获到请求后，一般都需要把请求带过来的数据解析出来。数据传递过来的方式一般有三种：请求参数放在URL后面http
wanminglei
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2023-10-22 00:44
操作系统
学习系列
——第三章3.2虚拟内存，分页管理
目录1.学习内容2.1虚拟内存的基本概念1.传统存储管理方式的特征，缺点2.局部性原理3.虚拟内存的定义和特征4.如何实现虚拟内存技术5.总结2.2请求分页管理方式1.页表机制2.缺页中断机构3.地址变换机构4.总结2.3页面置换算法1.最佳置换算法(OPT)2.先进先出置换算法(FIFO)3.最近最久未使用置换算法(LRU)4.时钟置换算法(CLOCK)5.改进型的时钟置换算法6.总结2.4页面
z3551906947
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2023-10-21 20:05
学习
System
Verilog
学习（2）——数据类型
一、概述和
Verilog
相比，SV提供了很多改进的数据结构。
apple_ttt
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2023-10-21 15:10
SystemVerilog
fpga开发
fpga
SystemVerilog
System
Verilog
学习（1）——验证导论
写在最前选课不慎，选修课选了个System
Verilog
，事情比必修还多，上课老师讲的一点用没有，但是学分还得修，只能自学了，既来之则安之。
apple_ttt
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2023-10-21 15:09
SystemVerilog
fpga开发
fpga
system
verilog
System
Verilog
学习（3）——数组
一、定宽数组相比于
Verilog
-1995中的一维定宽数组，SV提供了更加多样的数组类型，功能上也大大增强。1.1定宽数组的声明与初始化Verliog要求在声明中必须给出数组的上下界。
apple_ttt
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2023-10-21 15:06
SystemVerilog
fpga
SystemVerilog
UVM 验证方法学之interface
学习系列
文章（七）高级 《bind 操作》（3）
在之前的文章，我们就bind机制，进行了用法分析。其实，对于一些大型的复杂SOC设计，bind的操作，可以说是非常实用的。它不仅能够完成各种UVC的驱动激励操作，而且一定程度能够简便验证平台的搭建和后期维护。下面，我们举个例子说明bind在当今复杂环境下的妙用。一TB思考我们知道，随着集成度的不断提高，当前的手机SOC芯片设计复杂度也变得越来越大。一个设计中，不可能仅仅含有几个接口类型的结构。如果
那么菜
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2023-10-21 14:04
UVM
UVM 验证方法学之interface
学习系列
文章（五）《interface backdoor 后门访问》
0今天，分享一下interface含有寄存器或者memory的DUT验证中的使用。我们知道，通过寄存器模型的引用，确实为我们验证工程师带了极大的便利。借助于它，我们可以轻松实现DUT内部REG或者Memory的读取操作。但是有些场合，比如DUT内部寄存器并不是那么复杂，或者寄存器读取操作不是那么频繁，亦或者寄存器分布具有极强的规律。此时，我们不想去走UVMRALflow,去花大量精力。此时，通过后
那么菜
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2023-10-21 14:34
systemverilog
UVM 验证方法学之interface
学习系列
文章（六）高级《interface 作探针》
本文章，着重介绍interface的用途。interface不仅仅是简化系统之间的连接，做到定义接口的re-use。另外，如前面几篇文章讲述，在interface中填充各种各样的功能，比如：checker,assert,coverage，initial等。今天，我们讲解如何用interface来窥探硬件中的signal信号值变化。---interface的探针功能不知道大家想过没有，如果我们想在基
那么菜
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2023-10-21 14:34
systemverilog
UVM
UVM 验证方法学之interface
学习系列
文章（四）进阶《interface 与VIP/UVC》
UVM验证方法学之interface
学习系列
文章（四）进阶bind的这个预编译命令，可以写在module，interface，或者compilation-unitscope中。
那么菜
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2023-10-21 14:04
systemverilog
#UVM# UVM 验证方法学之 仿真生态系统的创建、消耗和完结
故此，对于验证工程师来讲，掌握UVM和System
verilog
相结合的验证方案，可以说是一项必备技能。常言道：活到老，学到老。。。。少扯淡，言归正传。
那么菜
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2023-10-21 14:03
UVM
UVM
UVM 验证方法学之interface
学习系列
文章
UVM验证方法学之interface
学习系列
文章（一）基
那么菜
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2023-10-21 14:03
UVM
systemverilog
UVM 验证方法学之interface
学习系列
文章（三）进阶《含类参数化的interface》
正文相信，亲自搭建过基于system
verilog
验证平台的同仁们，都有过这种感觉：基于UVM的验证平台的推广，确确实实给我们芯片验证人员，减轻了太多太多的担子。
那么菜
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2023-10-21 14:03
systemverilog
UVM
UVM 验证方法学之interface
学习系列
文章（一）基础夯实
前言一、System
Verilog
Interfaces基本介绍1.什么是interface?2.引入interface带来的好处有哪些？
那么菜
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2023-10-21 14:33
systemverilog
入门UVM验证方法学
测试向量文件测试文件（testbench）以模拟的方式来验证逻辑时序的正确性，以源的方式来激励用户编写的逻辑功能模块；3验证的3要素(1)灌激励：输入信号(2)集响应：输出信号(3)作比较：比较4验证平台的发展
Verilog
bleauchat
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2023-10-21 14:30
IC设计相关
UVM 验证方法学之interface
学习系列
文章（八）《interface不小心引入X态问题》
前面的文章学习，想必大家都对interface有了深入了解。大家可不要骄傲哦，俗话说：小心驶得万年船。今天，再给大家介绍一个工作中，不是经常遇到，但是一旦遇到，会让你纠结很久的事情。前面文章提到，随着验证复杂度的不断增加，interface的bind的操作，是必不可少的用法。通过对dut中的接口信号进行bind操作，我们可以借助各种UVC进行激励的施加。大家有没有想过一个问题：在一个复杂的inte
那么菜
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2023-10-21 13:58
UVM
Java学习之数据结构知识点
Java
学习系列
知识点纯干货：1.Java学习之Java基础部分知识点—>传送门2.Java学习之Java多线程知识点—>传送门3.Java学习之数据库知识点—>传送门4.计算机网络知识点—>传送门5.
septnancye
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2023-10-21 09:35
02学习笔记(随记)
数据结构
java
学习
推荐算法
最小二乘法
图搜索算法
算法
Java学习之Java多线程知识点
Java
学习系列
知识点纯干货：1.Java学习之Java基础部分知识点—>传送门2.Java学习之Java多线程知识点—>传送门3.Java学习之数据库知识点—>传送门4.计算机网络知识点—>传送门5.
septnancye
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2023-10-21 09:05
02学习笔记(随记)
java
学习
开发语言
Java多线程
后端
Java学习之数据库知识点
Java
学习系列
知识点纯干货：1.Java学习之Java基础部分知识点—>传送门2.Java学习之Java多线程知识点—>传送门3.Java学习之数据库知识点—>传送门4.计算机网络知识点—>传送门5.
septnancye
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2023-10-21 09:05
02学习笔记(随记)
08SQL数据库知识
java
学习
数据库
面试
后端
FPGA万花筒之(十五）:
Verilog
HDL基础
本文对
Verilog
HDL基础进行了简要叙述。【嵌牛鼻子】FPGA
Verilog
HDL【嵌牛提问】Verilo
张俸玺20012100022
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2023-10-21 09:54
操作系统知识点学习
Java
学习系列
知识点纯干货：1.Java学习之Java基础部分知识点—>传送门2.Java学习之Java多线程知识点—>传送门3.Java学习之数据库知识点—>传送门4.计算机网络知识点—>传送门5.
septnancye
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2023-10-21 09:31
02学习笔记(随记)
01计算机操作系统(慕课版)
操作系统
学习
算法
后端
学习方法
数据结构与算法-(10)---列表(List)
共同学习交流.本文由Aileen_0v0原创CSDN首发如需转载还请通知⚠️个人主页：Aileen_0v0—CSDN博客欢迎各位→点赞+收藏⭐️+留言系列专栏：Aileen_0v0的PYTHON
学习系列
专栏
Aileen_0v0
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2023-10-21 08:14
数据结构与算法
list
数据结构
开发语言
python
学习
算法
抽象代数
微服务
学习系列
六：MyBatis-Plus用法
系列文章目录目录系列文章目录前言一、环境准备一、为什么要使用utf8mb4字符集二、依赖准备三、配置准备二、使用步骤@TableName@TableId主键注解IdType@TableField实体类UserInfoDOMapper层CRUDService层CRUD分页多数据源@DS注解动态表名插件DynamicTableNameInnerInterceptor总结前言MyBatis-Plus(o
yangyanping20108
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2023-10-21 06:23
分布式
servlet
和
mvc
spring
mybatis
架构
java
微服务
[vivado2019.2+
verilog
]同步复位和异步复位tb仿真及源码
接着就可以在右侧编写
verilog
程序了，下面展示一些内联代码片。`timescale1ns/1ps////Co
王天羽同学
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2023-10-21 01:37
fpga
vivado
verilog
fpga
异步FIFO设计方法（
Verilog
）
异步FIFO设计方法（
Verilog
）1、什么是异步FIFO1.1、异步FIFO接口2、设计异步FIFO重难点2.1、空满状态的判断2.1.1、读写指针同步到哪个时钟域中2.1.2、格雷码的使用2.2、
彬彬哈
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2023-10-21 01:07
fpga开发
FPGA学习笔记(3):FIFO
FIFO的设计1.实验以及仿真平台2.同步FIFO设计框图存储模块状态模块（Status）读写指针3.FIFO的满空判断第一种方法：引入计数器判断是否空满第二种方法：引入额外的一个Bit判断是否空满4.
Verilog
Z980778982
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2023-10-21 01:04
FPGA
学习笔记
fpga开发
学习
异步FIFO的设计
verilog
文章目录一、结构框图1.1整体结构1.2整体结构分解二、FIFO读空写满判断2.1使用二进制码来判断读空写满的方法2.2使用格雷码来判断读空写满的方法三、格雷码的使用3.1为什么二进制指针不适合做空满判断？3.2怎么解决二进制带来的亚稳态问题？3.3二进制数转格雷码四、跨时钟域读写指针同步五、常见问题六、源码6.1异步FIFO源码6.2测试testbench6.3仿真波形七、最后异步FIFO的基础
qq_24287711
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2023-10-21 01:04
数字IC设计
硬件工程
fpga开发
Quartus调用FIFO-IP核
verilog
，DE1开发板，代码和视频
名称：Quartus调用FIFO-IP核，完成数据的求和软件：Quartus语言：
Verilog
代码功能：题目：FIFO-IP核的调用主要内容：调用两个FIFO-IP核，完成2行数据的求和技术参数：两行数据值的输入可通过拨码开关实现
蟹代码丫
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2023-10-21 01:03
fpga开发
FIFO
verilog
DE1
通用FIFO设计深度8宽度64，
verilog
仿真，源码和视频
名称：通用FIFO设计深度8宽度64，
verilog
仿真软件：Quartus语言：
verilog
本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到reg [63:0] ram [7:0];/
蟹代码丫
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2023-10-21 01:03
fpga开发
FIFO
verilog
FIFO设计16*8，
verilog
，源码和视频
名称：FIFO设计16*8，数据显示在数码管软件：Quartus语言：
Verilog
代码功能：使用
verilog
语言设计一个16*8的FIFO，深度16，宽度为8。
蟹代码丫
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2023-10-21 01:32
fpga开发
FIFO
verilog
先进先出
基于
verilog
的UART串行总线协议模块设计（含原理、源码、AXI封装、C驱动文件）
文章目录一、UART简介二、UART通信的特点三、UART传输速率四、UART数据帧格式五、UART模块设计5.1串行发送模块5.2串行接收模块5.3顶层设计六、AXI接口封装七、C函数设计本文涉及的所有代码仅用于学习交流，不得用于其他用途一、UART简介 UART即通用异步收发传输器（UniversalAsynchronousReceiver/Transmitter），两个UART设备在进行通
PPRAM
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2023-10-21 01:02
基于Vivado的硬件设计
fpga开发
硬件工程
硬件架构
嵌入式硬件
FPGA的通用FIFO设计
verilog
，1024*8bit仿真，源码和视频
名称：FIFO存储器设计1024*8bit软件：Quartus语言：
Verilog
本代码为FIFO通用代码，其他深度和位宽可简单修改以下参数得到reg [7:0] ram [1023:0];//RAM。
蟹代码丫
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2023-10-21 01:59
FIFO
verilog
quartus
FPGA
System
Verilog
Assertions应用指南 Chapter 1.16“ended”结构
1.16“ended”结构到目前为止,定义的序列都只是用了简单的连接(concatenation)的机制。换句话说,就是将多个序列以序列的起始点作为同步点,来组合成时间上连续的检查。SVA还提供了另种使用序列的结束点作为同步点的连接机制。这种机制通过给序列名字追加上关键词“ended”来表示。例如,s.ended表示序列的结束点。关键词“ended”保存了一个布尔值,值的真假取决于序列是否在特定的
一只迷茫的小狗
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2023-10-20 21:16
Systemverilog
SystemVerilog断言
System
Verilog
Assertions应用指南 Chapter 11.5SVA检验器的时序窗口
11.5SVA检验器的时序窗口到目前为止,带延迟的例子使用的都是固定的正延迟。在下面几个例子中,我们将讨论几种不同的描述延迟的方法属性p12检查布尔表达式“a&&b”在任何给定的时钟上升沿为真。如果表达式为真,那么在接下去的1-~3周期内,信号“c”应该至少在一个时钟周期为高。SA允许使用时序窗口来匹配后续算子。时序窗口表达式左手边的值必须小于右手边的值。左手边的值可以是0。如果它是0,表示后续算
一只迷茫的小狗
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2023-10-20 21:16
Systemverilog
SystemVerilog断言
System
Verilog
Assertions应用指南 Chapter 1.17使用参数的SVA检验器
1.17使用参数的SVA检验器SVA允许像
Verilog
那样在检验器中使用参数(parameter)，这为创建可重用的属性提供了很大的灵活性。
一只迷茫的小狗
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2023-10-20 21:46
Systemverilog
SystemVerilog断言
System
Verilog
Assertions应用指南 Chapter 1.14蕴含操作符
1.14蕴含操作符属性p7有下列特别之处(1)属性在每一个时钟上升沿寻找序列的有效开始。在这种情况下,它在每个时钟上升沿检查信号“a”是否为高。(2)如果信号“a”在给定的任何时钟上升沿不为高,检验器将产生一个错误信息。这并不是一个有效的错误信息,因为我们并不关心只检查信号“a”的电平。这个错误只表明我们在这个时钟周期没有得到检验器的有效起始点。虽然这些错误是良性的,它们会在一段时间内产生大量的错
一只迷茫的小狗
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2023-10-20 21:09
Systemverilog
SystemVerilog断言
Redis
学习系列
一Linux环境搭建
1、简介Redis是互联网技术架构中在存储系统中用的最广泛的中间件,是中高级后端工程师技术面试中面试官最喜欢问的工程技能之一.所以Redis是.Net技术开发必须掌握的技能之一.所以通过这个系列的随笔来介绍如果在.Net技术栈下玩转Redis2、安装配置Redis环境虽然Redis提供了Windows版本,但是这里我不打算介绍,因为MS推出了Core,所以Linux可能会成为以后的服务器主流.so
weixin_34348111
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2023-10-20 17:50
数据库
操作系统
面试
Redis
学习系列
三List列表
一、简介Redis中的列表相当于C#中的LinkedList,也就是链表,如果你研究过链表这个数据结构,肯定知道.它的插入和删除是非常快的,但是定位却很慢,因为必须遍历所有的元素,才能找到对应的值,所以当你需要对列表进行统计的时候,建立跑后台服务去做,而不是使用Redis去遍历,因为开销很大.Redis中的列表.常用来做异步队列,将需要延后处理的任务对象序列化成字符串,追加到Redis中的列表中,
weixin_33749131
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2023-10-20 17:20
数据库
c#
数据结构与算法
Redis
学习系列
七分布式锁
一、简介熟悉.Net多线程的都知道,当多个线程同时操作一个全局缓存对象(static对象实例、Dictionary、List等)时,会存在多线程争用问题,包括EF、Dapper等本身的缓存机制,都存在多线程争用问题,当我们在享受多线程带来的好处的同时,千万要注意这个问题.如果不了解多线程,请移步到我的C#多线程分类下.但是实际的业务场景中经常存在需要根据每个缓存对象的状态,进行一系列判断之后,在进
weixin_33832340
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2023-10-20 17:20
数据库
c#
数据结构与算法
Verilog
基础：避免混合使用阻塞和非阻塞赋值
相关阅读
Verilog
基础https://blog.csdn.net/weixin_45791458/category_12263729.html?
日晨难再
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2023-10-20 13:27
Verilog基础
fpga开发
数字IC
Verilog
硬件工程
前端
System
Verilog
Assertions应用指南 Chapter1.29“ disable iff构造
在某些设计情况中,如果一些条件为真,则我们不想执行检验。换句话说,这就像是一个异步的复位,使得检验在当前时刻不工作。SVA提供了关键词“disableiff来实现这种检验器的异步复位。“disableiff”的基本语法如下。disableiff(expression)属性p34检查在有效开始后,信号“a”重复两次,且1个周期之后,信号“b”重复两次,再过一个时钟周期,信号“start”为低。在整个
一只迷茫的小狗
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2023-10-20 13:24
Systemverilog
fpga开发
简单秒表设计仿真
verilog
跑表，源码/视频
名称：简单秒表设计仿真软件：Quartus语言：
Verilog
代码功能：秒表显示最低计时为10ms，最大为59:99，超出返回00：00具有复位、启动、暂停三个按键四个数码管分别显示4个时间数字。
蟹代码丫
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2023-10-20 13:48
fpga开发
秒表
Verilog
仿真
神经网络反向传播算法
本篇为机器
学习系列
文章一、符号与表示图1.1多层全连接神经网络图1.2神经元训练过程对每一个提交给神经网络的样本用式[2.3]对全体权值进行一次更新
360技术
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2023-10-20 07:48
第15章 System
Verilog
断言示例
例1.assert_nextstart_event是一个trigger，只有start_event成立，才会触发后面的sequence进行评估，等num_cks（常数）个clk后，test_expr得成立。例2.assert_no_underflowtest_expr等于最小值后一个时钟，test_expr>=min（最小值），且小于某个极大值。例3.assert_bits判断bit[x:x]类型
XtremeDV
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2023-10-20 03:31
system
verilog
SVA
SystemVerilog
Assertions
systemverilog
assertion
断言
system
verilog
之断言
----------断言断言概述即时断言并发断言语法语法之序列语法之属性语法之时钟定义语法之禁止属性语法之执行块语法之蕴含操作语法之时序窗口语法之ended结构语法之$past构造断言概述System
Verilog
Assertion
龙卷风席卷停车场
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2023-10-20 03:00
systemverilog
systemverilog
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