Verilog学习系列

【AG32VF407】国产MCU+FPGA Verilog双边沿检测输出方波

视频讲解[AG32VF407]国产MCU+FPGAVerilog双边沿检测输出方波实验过程本次使用使用AG32VF407开发板中的FPGA，使用双clk的双边沿进行检测，同步输出方波同时可以根据输出的方波检测
LitchiCheng·2024-02-01 10:18

Verilog刷题[hdlbits] ：Bcdadd100

题目：Bcdadd100YouareprovidedwithaBCDone-digitaddernamedbcd_faddthataddstwoBCDdigitsandcarry-in,andproducesasumandcarry-out.为您提供了一个名为bcd_fadd的BCD一位数加法器，它将两个BCD数字相加并带入，并生成一个和和并带入。modulebcd_fadd(input[3:0]
卡布达吃西瓜·2024-02-01 10:16

Verilog刷题[hdlbits] ：Adder100i

题目：Adder100iCreatea100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,als
卡布达吃西瓜·2024-02-01 10:46

机器学习系列——（一）概述

导语：在当今高度数字化和信息化的时代，机器学习作为一项核心技术，正日益渗透到我们生活的方方面面。它不仅为我们提供了更智能、更高效的解决方案，还给予了计算机系统从经验中学习和改进的能力。本文将带您深入了解机器学习的概念、原理以及应用，让我们一同探索这个引领智能时代的关键技术。第一部分：什么是机器学习？机器学习是一种通过利用数据和统计学方法，使计算机系统从中学习并改进性能的人工智能技术。它通过构建模型
飞影铠甲·2024-02-01 10:42

「HDLBits题解」Verification: Writing Testbenches

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Tb/clock-HDLBits`timescale1ps/1psmoduletop_module
UESTC_KS·2024-02-01 10:25

「HDLBits题解」Build a circuit from a simulation waveform

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Sim/circuit1-HDLBitsmoduletop_module
UESTC_KS·2024-02-01 09:55

【Spring Boot 源码学习】BootstrapRegistry 详解

《SpringBoot源码学习系列》BootstrapRegistry详解一、引言二、往期内容三、主要内容3.1源码初识3.2register方法3.3registerIfAbsent方法3.4isRegistered
Huazie·2024-02-01 08:47

读书和学习系列之快速阅读（上）

前言：本文是一篇读书笔记!弗兰西斯·培根说：“有些书可以浅尝即止，有些书要生吞活剥，而只有少数的书是要咀嚼和消化的。”图片发自App1.阅读的4个层次基础阅读，检视阅读，分析阅读，主题阅读级别越高所要的主动和能力越强!1.1基础阅读：实则是段和句的理解基本能读懂，就是大众化的随便普通阅读，通常是无读书障碍的中小学生水平，主要在于对句子和段落的理解……1.2检视阅读：对书的筛选和整体理解，主旨的明确
甜的梦想之路修心之旅·2024-01-31 17:10

Jmeter学习系列之二：工具面板必知必会

目录前言一、菜单栏二、功能区编辑2.读入数据总结前言Jmeter面板一共分为4个区域，分别是菜单栏、功能区、视图区和内容区。菜单栏：主要功能包括新建测计划，添加线程组、测试脚本，分布式运行相关，查看日志，生成报告和函数助手。功能区：比较简单，下面详情介绍功能区。视图区：目录树，添加存放测试设计中所使用到的元件。内容区：详细配置区域，主要对元件进行相对应的编辑和配置。一、菜单栏文件：新建、打开、保存
艳Yansky·2024-01-31 15:22

Jmeter学习系列之四：测试计划元素介绍

测试计划元素JMeter包含各种相互关联但为不同目的而设计的元素。在开始使用JMeter之前，最好先了解一下JMeter的一些主要元素。注意:测试计划包含至少一个线程组。以下是JMeter的一些主要组件:测试计划（Plan）线程组(ThreadGroup)控制器(Controllers)监听器(Listeners)计时器(Timers)配置元素(ConfigurationElements)预处理器
艳Yansky·2024-01-31 15:51

OpenMIPS用verilog实现

一、前期准备1.编辑、编译、仿真工具用vscode+iverilog+gtkwave组合实现verilog的编写、编译和波形查看，其配置过程见博主：MacbookM1使用vscode+iverilog+
闻林禹·2024-01-31 13:24

机器学习系列-1基础概念

机器学习系列-1基础概念学习内容来自：谷歌ai学习https://developers.google.cn/machine-learning/crash-course/framing/check-your-understanding
喜乐00·2024-01-31 12:18

Jmeter学习系列之三：测试计划详细介绍

目录前言步骤1:启动JMeter窗口步骤2:添加/删除测试计划元素步骤3:加载并保存测试计划元素。步骤4:配置树元素步骤5:保存JMeter测试计划步骤6:运行JMeter测试计划
艳Yansky·2024-01-31 10:18

Verilog入门——AES实现

AES加密流程介绍参考：https://blog.csdn.net/qq_28205153/article/details/55798628AES加密基本背景AES为分组密码，即将待加密明文分为长度相等的组（AES中分组只能为128位，即16字节），每次加密一组数据直至全部加密完成。加密密钥长度可以为128位、192位、256位，密钥长度不同加密轮数不同。AES密钥长度分组长度加密轮数AES-12
diamond_biu·2024-01-31 10:39

【数字IC精品文章收录】近500篇文章-学习路线-基础知识-接口-总线-脚本语言-芯片求职-安全-EDA-工具-低功耗设计-Verilog-低功耗-STA-设计-验证-FPGA-架构-AMBA-书籍-

数字IC全站文章索引demo版（建议收藏慢慢看）*一、项目说明*1.1索引目的1.2收录原则1.3投稿方式1.4版本迭代二、数字IC学习路线三、通用技能篇*3.1数字电路3.2硬件描述语言(Verilog
程序员负总裁·2024-01-31 10:05

机器学习系列-2 线性回归&训练损失

机器学习系列-2线性回归&训练损失学习内容来自：谷歌ai学习https://developers.google.cn/machine-learning/crash-course/framing/check-your-understanding
喜乐00·2024-01-31 07:35

[AG32VF407]国产MCU+FPGA Verilog编写控制2路gpio输出不同频率方波实验

视频讲解[AG32VF407]国产MCU+FPGAVerilog编写控制2路gpio输出不同频率方波实验实验过程根据原理图，选择两个pin脚作为输出修改VE文件，clk选择PIN_OSC，使用内部晶振8Mhz
LitchiCheng·2024-01-31 07:51

「HDLBits题解」Building Larger Circuits

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Exams/review2015count1k-HDLBitsmoduletop_module
UESTC_KS·2024-01-31 07:10

FPGA学习日志：Verilog仿真文件的写法

目录一、Verilog与仿真1.1Verilog的概念1.2仿真与仿真文件1.3仿真的重要性二、Verilog仿真文件的写法2.1搭建模块2.2标记模块名称2.3定义输入输出变量2.4初始化initial
长安er·2024-01-31 04:43

shiro学习系列：shiro自定义filter过滤器

shiro学习系列：shiro自定义filter过滤器自定义JwtFilter的hierarchy（层次体系）上代码packagecom.finn.springboot.common.config.shiro.filters
悲雨叹风·2024-01-31 03:11

想用verilog写一个npu 需要什么学习路线?

要用Verilog编写一个NPU（神经处理单元），你需要经过以下学习路线：数字电路基础：学习数字电路的基本概念，包括逻辑门、寄存器、时钟信号、信号传输等。
移知·2024-01-31 02:00

【VS Code+Verilog+Vivado使用】（2）基本设置

文章目录2基本设置2.1字体大小2.2Tab大小2.3选中高亮2.4文件编码2基本设置2.1字体大小方法1：VSCode左下角>管理>设置，搜索"fontsize"，点击左侧"字体"，根据需要设置"editor.fontSize"选项的值，改变字体大小，如下图蓝框部分所示：方法2：VSCode左下角>管理>设置，搜索"mousewheelzoom"，勾选"editor.mouseWheelZoom
xduryan·2024-01-31 02:09

【VS Code+Verilog+Vivado使用】（3）使用技巧

文章目录3使用技巧3.1文件比较3.2行操作3.2.1任意移动行3.2.2向下复制行3.3列编辑3.3.2Ctrl+点击鼠标左键3.3.3Ctrl+拖动鼠标左键3.3.4Ctrl+Shift+点击鼠标左键3.3.5Ctrl+Shift+拖动鼠标左键3.4多窗口显示3.5时间线3.6配置同步3使用技巧3.1文件比较VSCode可以比较两个文件的内容，并将有差异的部分标注出来。例如，比较文件A和B：方
xduryan·2024-01-31 02:09

【VS Code+Verilog+Vivado使用】（4）Vivado绑定VS Code

文章目录4Vivado绑定VSCode4Vivado绑定VSCodeVivado>Settings>ToolSettings>TextEditor>CurrentEditor，从下拉菜单中点击"CurrentEditor…"，如下图所示：点击最右侧"…“，弹出"CustomEditorDefinition"对话框，在"Editor"右侧输入"VSCodeinstallationpath/Code.
xduryan·2024-01-31 02:38

【VS Code+Verilog+Vivado使用】（5）VS Code配置文件

文章目录5VSCode配置文件5VSCode配置文件现附上个人VSCode配置文件settings.json的内容：{//"verilog.linting.linter":"xvlog","verilog.ctags.path
xduryan·2024-01-31 02:38

适合 Kubernetes 初学者的一些实战练习(二)

本文作为Kubernetes学习系列的第二篇文章，我们继续学习XX.练习1-使用脚本在Linux服务器上自动安装Kubernetes的包管理器
JerryWang_汪子熙·2024-01-30 21:53

Kubernetes operator（二）CRD篇

云原生学习路线导航页（持续更新中）本文是Kubernetesoperator学习系列第二篇，主要对CRD进行学习1.CRD介绍1.1.如何使用在K8S系统扩展点中，开发者可以通过CRD（CustomResourceDefinition
格桑阿sir·2024-01-30 17:32

Kubernetes operator（三）code-generator 篇

云原生学习路线导航页（持续更新中）本文是Kubernetesoperator学习系列第三篇，主要对使用code-generator进行CRD自动代码生成进行学习Kubernetesoperator学习系列快捷链接
格桑阿sir·2024-01-30 17:32

Kubernetes operator（四）controller-tools 篇

云原生学习路线导航页（持续更新中）本文是Kubernetesoperator学习系列第四篇，主要对使用controller-tools进行CRD自动代码生成进行学习Kubernetesoperator学习系列快捷链接
格桑阿sir·2024-01-30 17:32

云原生学习路线导航页（持续更新中）

云原生学习路线导航页（持续更新中）本文作为云原生学习系列文章的导航页，内容实时更新，笔者会对其中列出的每一项，进行学习并整理成文章，敬请期待1、形成对云原生的基本认识2、golang学习2.1.golang
格桑阿sir·2024-01-30 17:02

「HDLBits题解」Finite State Machines

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Fsm1-HDLBitsmoduletop_module(inputclk
UESTC_KS·2024-01-30 15:40

Verilog HDL语法（二）

VerilogHDL语法（二）常见错误：未声明的寄存器变量Verilog没有处理未声明寄存器变量的机制，所以一个未声明的标识符被参考为默认类型线网（如wire）。
ShareWow丶·2024-01-30 12:45

Verilog HDL 语法整理 （一）

目录导读一、模块结构1、模块的端口定义2、模块内容二、数据类型1、常量2、参量3、变量1、寄存器数据类型2、线网型数据类型参考声明导读本篇博文主要介绍VerilogHDL语法的基本框架和数据类型、常量变量等
在路上-正出发·2024-01-30 12:43

Verilog HDL 语法整理（二）

目录前言一、VerilogHDL初始化二、Verilog操作符号1、Verilog赋值运算符1、连续赋值符号2、阻塞赋值符3、非阻塞赋值符4、映射赋值符5、位置赋值2、Verilog按位运算符3、归约运算符
在路上-正出发·2024-01-30 12:43

Verilog HDL 语法整理 （三）

目录前言一、Verilog并行语句1、连续赋值语句1.1直接连续赋值语句1.2条件连续赋值语句2、Verilog程序块语句2.1initial块2.2always块3、Verilog实例化语句3.1单独实例化
在路上-正出发·2024-01-30 12:43

[2021-07-18]Verilog HDL语法总结

目录1.引言2.模块（block）3.常量、数据类型、运算符（1）常量1）数字2)x和z值（2）数据类型1)wire型2）reg型3）参数型（3）运算符1）算术运算符2）赋值运算符3）关系运算符4）逻辑运算符5）条件运算符6）等式运算符7）移位运算符8）拼接运算符9）指数10）缩减运算符11)运算符优先级排序4.常用关键词块语句生成块（未完待续）（1）always（2）initial（3）assi
数字IC新人小白·2024-01-30 12:43

Verilog HDL语法-数据类型

VerilogHDL语法-数据类型数据类型物理数据类型连线型概述连线型变量的声明寄存器型概述寄存器型变量的声明存储器型抽象数据类型整型时间型实型参数型数据类型在VerilogHDL中共有19种数据类型。
jaw_jin·2024-01-30 12:12

Verilog HDL语法学习心得

从五月中旬开始进入到VerilogHDL语法学习、项目实战阶段，满打满算已经两个月时间了。这两个月全部在自习室度过，一直没有认真做一篇总结，主要还是抽不出时间来，因为几乎每天都有需要琢磨研究的东西。
ღ墨竹照月影·2024-01-30 12:12

03 Verilog HDL 语法

VerilogHDL（HardwareDescriptionLanguage）是在C语言的基础上发展起来的一种硬件描述语言（用它可以表示逻辑电路图、逻辑表达式、数字逻辑系统所完成的逻辑功能等）具有灵活性高
lf282481431·2024-01-30 12:41

应届生把FPGA学到什么程度可以找工作？

以下是一些学习里程碑希望可以帮助您达到求职的门槛：一、硬件描述语言（HDL）熟练度：首先，你需要熟悉至少一种硬件描述语言，如VHDL或Verilog，这是FPGA设计的基础。
宸极FPGA_IC·2024-01-30 08:13

机器学习系列 16：使用 scikit-learn 的 Pipeline

在机器学习项目中，我们经常需要进行大量的数据预处理步骤，最后用处理干净的数据集来拟合机器学习算法得到一个合适的机器学习模型。scikit-learn提供了一个强大的Pipeline类来帮助我们将所有的数据预处理步骤和训练模型的步骤串起来。就像流水线一样，前一个步骤处理完的结果输入到下一个步骤，依次处理。这里我们将使用UCI提供的威斯康星洲乳腺癌数据集，下载地址如下：https://archive.
加百力·2024-01-30 07:28

Verilog移位运算符

在VerilogHDL中，有两种运算符，分别是左移运算符和右移运算符。使用方法为：a>>n，a>1=4'b0100;4'b1001>>4=4'b0000;换一种说法。
Shining0596·2024-01-30 02:01

数字集成电路设计（五、仿真验证与 Testbench 编写）（一）

文章目录引言1.VerilogHDL电路仿真和验证概述2.VerilogHDL测试程序设计基础2.1Testbench及其结构2.2测试平台举例2.2.1组合电路仿真环境搭建2.2.2时序电路仿真环境搭建
普通的晓学生·2024-01-29 13:39

Mealy FSM and Moore FSM特点、转换以及verilog实现方式

有限状态机FSM有限状态机-FiniteStateMachine，简写为FSM，是表示有限个状态及在这些状态之间的转移和动作等行为的数学模型状态机的两种形式Moore状态机：时序逻辑输出只取决于当前状态的这一类状态机。此时，其输出表达式为输出信号=G（当前状态）；时钟同步的Moore状态机结构如下图所示，从图中可以看出其输出逻辑G的输出仅由当前状态决定。Mealy状态机：时序逻辑输出不但取决于状态
Zokion·2024-01-29 13:39

Verilog的三种描述方式（门级、RTL级、行为级）

门级：使用逻辑门这一级别来描述，and、or……，输出部分必须是net类型，门级原语本质是模块实例调用，符合端口连接规则。RTL中的寄存器和组合逻辑，直接反应了逻辑门直接的关系，更加接近底层，接近硬件，一般EDA工具可以把RTL描述自动编译为门级描述。所以一般不直接使用门级编程。moduleFull_Add_1b_3(A,B,Cin,Sum,Cout);inputA;inputB;inputCin
学不懂IC·2024-01-29 13:09

Verilog02:结构化建模

结构化描述是用VerilogHDL进行电路设计中最基本描述方式。对于系统级电路设计，为了把不同的功能模块有层次地组合在一起，主要是采用模块调用的结构化建模方式实现。
刘小适·2024-01-29 13:38

集成电路可测性设计(DFT，Design For Testability)

随着集成电路的高度集成化，最开始的徒手画电路图已经被淘汰，取而代之的是一套规范的硬件描述语言(HDL)，现在我们使用VerilogHDL可以描述几乎所有逻辑功能和需要的数字电路，只有一些特殊的电路比如数模混合接口等
早睡身体好~·2024-01-29 13:07

数字逻辑Verilog描述电路的方法（2022.3.17）

,q);inputclk,clrb;inputd;outputq;regq;always@(posedgeclkorposedgeclkb)beginif(clrb)q逻辑表达式-->电路结构图-->VerilogHDLmodulefull_add1
枫子有风·2024-01-29 13:35

基于FPGA的4路抢答器verilog，quartus

名称：基于FPGA的4路抢答器verilog（代码在文末付费下载）软件：Quartus语言：Verilog要求：1.主持人具有最高优先级，实现4路公平抢答判决。2.具有选手提前抢答和抢答成功指示。
FPGA代码库·2024-01-29 13:03

数字式竞赛抢答器Verilog代码Quartus软件AX301开发板

名称：Quartus数字式竞赛抢答器Verilog代码AX301开发板（文末获取）软件：Quartus语言：Verilog代码功能：数字式竞赛抢答器设计设计一个可容纳四组参赛者同时抢答的数字抢答器要求:
FPGA代码库·2024-01-29 13:03
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