Verilog学习系列第8页

STC89C51单片机

@日月同辉,与我共生·2024-01-26 10:40

C++核心编程（六）—— 案例：职工管理系统（中）

C++系列内容的学习目录→\rightarrow→C++学习系列内容汇总。

大彤小忆·2024-01-26 09:05

【FPGA Verilog开发实战指南】初识Verilog HDL-基础语法

这里写目录标题VerilogHDL简介与VHDL比较VerilogHDL基础语法逻辑值关键字moduleendmodule模块名输入信号输出信号既做输入也做输出线网型变量wire寄存器型变量reg参数parameter

醉酒柴柴·2024-01-26 09:31

单片机介绍

@日月同辉,与我共生·2024-01-26 08:24

【Verilog】HDLBits刷题 03 Verilog语言（2）（未完）

二、模块（module）1.实例化Thefigurebelowshowsaverysimplecircuitwithasub-module.Inthisexercise,createoneinstanceofmodulemod_a,thenconnectthemodule'sthreepins(in1,in2,andout)toyourtop-levelmodule'sthreeports(wir

圆喵喵Won·2024-01-26 00:11

机器学习系列15：通过t-SNE可视化高维数据

t-SNE的全称是t-distributedstochasticneighborembedding（t-分布随机领域嵌入），这是一种非线性降维技术。而PCA和LDA是线性的降维技术。t-SNE通常用来在二维或者三维空间中可视化复杂数据集。简单来说，t-SNE试图发现数据集中的样本在原始高维空间中距离的概率分布，然后再去低维空间中重建这种概率分布。我们通过t-SNE将高维空间中的数据点嵌入到了低维空

加百力·2024-01-25 22:38

[algorithm] 自动驾驶规划 && 非线性优化学习系列之1 ：车辆横向运动&&动力学详细解释

写在前面最近时空联合规划很火，想学习。由于在学校主打学习新能源电力电子方向，转行后也想好好零散的知识体系。计划从车辆运动动力学习，模型预测控制（经典控制目前看主打应用，不会再去深入），非线性优化开始梳理，到最后复现时空联合规划的论文。知识梳理会进行的比较快，实际复现和代码编写会慢慢来完成。当中如果遇到和实际问题有关的细节知识，作为自己的未来解决方案储备也会强调一下。目前计划借助的资料有（每本书阅读

HERR_QQ·2024-01-25 11:03

【USTC】verilog 习题练习 46-50

46上升沿检测题目描述在实际应用中，我们经常需要对某个信号的边沿进行检测，并以此作为后续动作的触发信号（例如电脑键盘的某个按键被按下或者被松开，在电路中则对应的是电平的变化）。设计一个电路，包含clk信号、1bit输入信号in和1bit输出信号out，当in信号从0变为1时（相对于clk，该信号变化频率很慢），out信号在in信号上升沿附近输出1个时钟周期的高电平脉冲，其余时刻都为0，如下图所示提

enki0815·2024-01-25 07:47

「HDLBits题解」Cellular automata

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Rule90-HDLBitsmoduletop_module(inputclk

UESTC_KS·2024-01-25 01:53

了解Verilog中‘signed‘的作用：处理有符号数

了解Verilog中’signed’的作用：处理有符号数在Verilog中，数据类型'signed'扮演着重要的角色。它用于处理有符号数，为设计者提供了更丰富的表达能力和灵活性。

皮皮宽·2024-01-25 00:36

QT系统学习系列：1.1 QAbstractButton（按钮抽象基类）

文章目录一.QAbstractButton介绍二.QAbstractButton属性down属性shortcut属性checkable属性checked属性autoRepeat属性autoExclusive属性autoRepeatDelay属性autoRepeatInterval属性一.QAbstractButton介绍头文件：#includeqmake：QT+=widgets继承于：QWidge

花狗Fdog·2024-01-24 17:53

【大道至简】机器学习算法之隐马尔科夫模型(Hidden Markov Model, HMM)详解（3）---预测问题：维特比算法（Viterbi Algorithm）详解及Python代码实现

五点钟科技·2024-01-24 12:34

notepad++: 插件fingertext 来创建代码块

我最开始怎么都弄不好，因为global（什么语言都可以）我写的Lang:verilog

叫我Mr. Zhang·2024-01-24 11:48

【USTC】verilog 习题练习 41-45

41下降沿触发的寄存器题目描述在时序逻辑电路中，敏感变量不但可以是触发信号的上升沿（posedge），也可以是下降沿（negedge）,试创建8bit位宽的寄存器，所有DFF都应该由clk的下降沿（负边缘）触发。同时采用高电平有效的同步复位方式，复位值为0x34而不是零。输入格式输入信号clk，时钟信号。输入信号reset，复位信号，高电平有效（复位）。输入信号d，位宽8bit，任意数据信号。输出

enki0815·2024-01-24 07:31

【ZYNQ入门】第十篇、基于FPGA的图像白平衡算法实现

测试源图2、为什么摄像头采集的图像要做白平衡3、自动白平衡算法总结4、FPGA设计思路4.1、实时白平衡的实现4.2、计算流程优化思路第二部分、硬件实现1、除法IP核的调用方法2、乘法IP核的调用方法3、verilog

大屁桃·2024-01-23 15:20

SystemC学习笔记(三) - 查看模块的波形

查看波形一般是指查看pvbus上的transaction，而对于SystemC本身来说，查看波形就是使用Gtkwave或其他EDA工具，查看Module的input/output的时序输入/输出，其本质和硬件设计的Verilog

crazyskady·2024-01-23 13:04

「HDLBits题解」Shift Registers

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Shift4-HDLBitsmoduletop_module(inputclk

UESTC_KS·2024-01-23 13:11

Xilinx FPGA 权威书籍指南基于Vivado 2018 集成开发环境

ff4889iVerilog数字系统设计教程_夏宇闻深入浅出玩转FPGA_吴厚航《深入浅出玩转FPGA》视频教程：35课时FPGA项目实例资料合集FPGA从入门到精通.实战篇数字逻辑基础与Verilog

light6776·2024-01-23 13:41

【USTC】verilog 习题练习 31-35

31if语句与锁存器题目描述使用verilog设计电路时，应按照如下流程：确定你需要的电路或逻辑门确定输入输出信号，以及产生输出信号的组合逻辑块确定组合逻辑块后面是否加上一组触发器。

enki0815·2024-01-23 10:42

【USTC】verilog 习题练习 36-40

36条件运算符题目描述Verilog中有一个跟C语言中类似的三目条件运算符（?:）,其语法格式为：(condition?

enki0815·2024-01-23 10:11

Quartus联合 ModelSim仿真及测试

插件系列文章目录：（1）modelsim安装使用及Vivado关联（2）VSCode关联VIVADO编辑Verilog（3）Modelsim观察波形–基础操作述（4）Quartus联合ModelSim仿真及测试文章目录前言一

C.V-Pupil·2024-01-23 08:45

quartus和modelsim联合仿真详细教程

详细步骤如下：1、编辑verilogHDL语言本次拟实现组合逻辑功能，其代码如下：此为一组合逻辑电路，其原理图可在quartus中绘制出：此即为实现的功能。

hxyo·2024-01-23 08:15

VHDL/Verilog编译错误总结

VHDL编译错误总结VivadoVHDLVerilogQuartusVHDLVerilogLatticeVHDLVerilogVivadoVHDL[Synth8-2778]typeerrorneartxen_sync

FPGA的花路·2024-01-23 08:44

IIC总线的原理与Verilog实现

IIC总线的原理与Verilog实现1、软件平台与硬件平台2、原理介绍2.1IIC总线的特点：2.2IIC总线协议详解：2.2.1IIC主机往从机里面写入数据的步骤2.2.2IIC主机从从机里面读出数据的步骤

FPGA的花路·2024-01-23 08:14

算法学习系列（二十四）：二分图

目录引言一、二分图二、染色法三、匈牙利算法引言这个二分图作为平常我是不怎么知道的，但是在算法竞赛中还是能用得到的。本文主要介绍了染色法：用来判断如否为二分图，匈牙利算法：求出二分图最大匹配数。一、二分图二分图：在两个集合中，集合之间没有边。如下图所示，两个橙色代表两个集合，集合间的点没有边，不同集合间的点才可能有边二、染色法用处：用来判断是否为二分图思想：遍历所有的点，如果没染过，那就把该集合的点

lijiachang030718·2024-01-23 07:32

算法学习系列（二十六）：约数

目录引言一、约数概念二、最大公约数三、求约数四、约数个数五、约数之和引言本文主要介绍一下数论当中的约数的概念，最大公约数、约数个数、约数之和概念，并用相应的题目来拿代码实现。一、约数概念约数：AmodB=0，那么B就是A的一个约数二、最大公约数用的是辗转相除法，又叫欧几里得算法intgcd(inta,intb){returnb?gcd(b,a%b):a;}提一下如果要求最小公倍数，只需a∗bgcd

lijiachang030718·2024-01-23 07:32

我的创作纪念日

目前市面上主流的FPGA图像缩放方案如下：1：Xilinx的HLS方案，该方案简单，易于实现，但只能用于Xilinx自家的FPGA；2：非纯Verilog方案，大部分代码使用Verilog实现，但中间的

攻城狮Wayne·2024-01-23 07:00

Verilog中的逻辑移位和算术移位仿真

逻辑移位逻辑移位的操作符为右移（>>）高位不够的bit位补0。左移(>>）高位用呼号位补。左移（<<<）,低位补0。实例仿真结果结论对于无符号数，逻辑移位和算术移位结果是一样的。对于有符号数，逻辑右移和算术右移是不一样的。算术右移时，高位需要用符号位补。

re_call·2024-01-23 07:30

15.1_使用Verilog设计：一个简单的状态机设计——序列检测器（可实现重复性检测）

使用Verilog设计：一个简单的状态机设计——序列检测器（可实现重复性检测）1，一个简单的状态机设计：可重复性序列检测器2，可重复性状态机序列检测实现2.1，RTL设计代码实现2.2，tb测试代码实现

向兴·2024-01-23 06:28

算法学习系列（二十五）：质数

目录引言一、质数概念二、质数的判定1.试除法三、分解质因数四、筛质数1.埃氏筛法2.线性筛法引言接下来的几篇文章主要用来讲解数学知识，这个数学可谓是很重要的，不论是算法竞赛还是找工作面试，这个数学知识还是会经常考的，主要考察你的思维能力。本文主要介绍了质数的概念、判定、分解质因数、筛质数，然后那就开始吧。一、质数概念在大于1的自然数中，只包含1和它本身这两个约数，就叫质数，也叫素数（这两个是一个东

lijiachang030718·2024-01-23 06:53

FPGA高端项目：Xilinx Zynq7020 系列FPGA纯verilog图像缩放工程解决方案提供3套工程源码和技术支持

目录1、前言版本更新说明给读者的一封信FPGA就业高端项目培训计划免责声明2、相关方案推荐我这里已有的FPGA图像缩放方案本方案在XilinxKintex7系列FPGA上的应用本方案在XilinxArtix7系列FPGA上的应用本方案在国产FPGA紫光同创系列上的应用本方案在国产FPGA高云系列上的应用3、设计思路框架设计框图视频源选择ov5640i2c配置及采集动态彩条图像缩放模块详解图像缩放模

9527华安·2024-01-23 06:52

10G光口关于以太网数据包物理接口的分析

1，我试验环境使用移植好的verilog-thernet，用网络调试助手进行回环测试，在WIRESHARK抓包也看到没问题：ARP协议有，UDP协议也有，完整的对话。

mcupro·2024-01-22 15:03

【system verilog】SV Assertion 断言

SystemVerilogAssertion断言总结SV断言是什么？有什么用？SV断言是什么？SV断言有什么用？SV断言怎么用？

飓风_数字IC验证·2024-01-22 12:00

【system verilog】Mailboxes

mailbox中可以放的数据：数据可以是任何有效的systemVerilog数据类型，包括类class数据类型。

飓风_数字IC验证·2024-01-22 12:30

Verilog

Verilog电路设计中最流行的硬件描述语言，主要用于逻辑建模和仿真验证。运算符及表达式算数运算符：+-*/%赋值运算符：==><=逻辑运算符：&&||!条件运算符：?

阳光8088·2024-01-22 10:31

maven3.X学习系列三 maven 项目打包到nexus

1、maven安装、maven项目创建（略过）2、mavensetting.xml配置nexus用户信息1.pngid信息是最后需要与pom.xml的相对应。3、maven项目中pom.xml的nexus配置。（1）配置中心仓库,url填nexus的地址1.png（2）配置nexus仓库信息1.png4、maven项目中pom.xml的打包插件的配置。（1）源码编译1.png（2）生成源码1.pn

神秘空指针·2024-01-22 08:35

HNU-电路电子学-实验2（2021级）

二、实验内容用VERILOG语言设计指令译码器；用VERILOG语言设计ALU。三、实验过程1、指令译码器A）创建工程（选择的芯片为family=Cyclo

_蟑螂恶霸_·2024-01-22 06:08

sv数据类型

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录一、内建数据类型一、内建数据类型相应于verilog将变量类型（如reg）和线网类型（如wire）区分得如此清楚，在SV中新引入了一个数据类型

飞向星河·2024-01-21 22:13

UDS诊断协议学习系列2——这篇文章我们来学学常见的术语、定义及缩略语（认知提升篇）

3术语、定义和缩略语3.1术语和定义ISO/IEC7498-1、ISO14230-1、ISO14230-2、ISO10681-2、ISO15765-1、ISO15765-2以及ISO15765-4、ISO17987（所有部分）中界定的及下列术语和定义适用于本文章。3.1.1网关gateway用于在OSI各层级（物理层、数据链路层、网络层、传输层、会话层、表示层、应用层）传输PDU（协议数据单元）的

你也想学习吗·2024-01-21 20:07

【USTC】verilog 习题练习1-5

1编写Verilog代码，使电路输出信号1输入格式无输入输出格式输出1，位宽为1moduletop_module(outputout);//Writeyourcodehereassignout=1;endmodule2

enki0815·2024-01-21 20:35

C++ 学习系列 -- std::function 与 std::bind

一std::function与std::bind的介绍1.std::functionstd::function是c++11的新特性，包含在头文件中，为了更方便的调用函数而引入。std::function是一个函数包装器（functionwrapper），可以包装任何可调用实体，包括如下几种：普通函数、函数指针、成员函数、静态函数、lambda表达式与仿函数对象。std::function对象实例可

在河之洲木水·2024-01-21 19:04

Odrive 学习系列四：如何使用脚本自动初始化odrive配置

一、背景：在学习markbase的教程后，发现odrive的初始化配置命令确实有点多。尽管odrive有自动补全：且可以通过ctrl+→来快速补全：但是对初学者而言，仍旧有比较大的工作量。而针对于此，我们可以通过powershell脚本的方式来解决这个问题。二、设计初始化命令文件：脚本的意义在于基于已经编辑好的命令集，自动化的输入到powershell命令行窗口中。因此首先应基于教程，配置好命令集

嘉禾天成·2024-01-21 08:27

格式化verilog/systemverilog代码插件

1.插件sourcecodehttps://github.com/vhda/verilog_systemverilog.vim2.安装插件解压后copyverilog_systemverilog.vim

weixin_30652897·2024-01-21 06:33

SystemVerilog验证测试平台：2.2章节：定宽数组

2.2定宽数组相比于Verilog1995中的一维定宽数组,Systemverilog提供了更加多样的数组类型,功能上也大大增强。

一只迷茫的小狗·2024-01-21 05:31

systemverilog中对文件的操作方法

1.打开文件和关闭文件利用$fopen()函数打开文件，打开一个名为filename的文件，filename里可包含文件路径，同时filename为字符串类型，type也为字符串类型，决定对文件的操作方式，可包括如下的操作类型，默认方式为以“w”或“wb”方式打开。注意"w","wb","w+","w+b","wb+"打开文件将会清空文件原有数据。其中“b”用于区别文本文件和二进制文件。如果一个文

ohuo666·2024-01-21 05:31

IEEE SystemVerilog Chapter15:Interprocess synchronization and communication

SystemVerilog还提供了一套强大且易于使用的同步和通信机制，这些机制可以