Verilog系列教程

Transformer实战-系列教程7：SwinTransformer 算法原理 1

Transformer实战-系列教程总目录有任何问题欢迎在下面留言本篇文章的代码运行界面均在Pycharm中进行本篇文章配套的代码资源已经上传1、SwinTransformerSwinTransformer
机器学习杨卓越·2024-02-06 05:12

Verilog实现2进制码与BCD码的互相转换

1、什么是BCD码？BCD码是一种2进制的数字编码形式，用4位2进制数来表示1位10进制中的0~9这10个数。这种编码技术，最常用于会计系统的设计里，因为会计制度经常需要对很长的数字做准确的计算。相对于一般的浮点式记数法，采用BCD码，既可保存数值的精确度，又可使电脑免除作浮点运算所耗费的时间。此外，对于其他需要高精确度的计算，BCD编码也很常用。常见的BCD码有很多种形式，比如8421码、242
单刀FPGA·2024-02-06 05:39

QGIS系列教程

QGIS系列教程作者：广东省东莞市长安中学文合平一QGIS简介QGIS是一个用户界面友好的桌面地理信息系统，可运行在Linux、Unix、MacOSX和Windows等平台之上。
阿星_·2024-02-05 23:46

上海海事大学C语言程序设计上机实验代码参考【第三周实验】（非本校同学可以作为C语言练习题和进度参考）

C语言学习系列课程之练习专项（第三周）本周主要考察基础计算的掌握以及if语句的基本使用，一定要注意特定函数的特定要求，以及定义函数的头文件文章目录C语言学习系列课程之练习专项（第三周）一、本系列教程的使用方法二
cloudier.·2024-02-05 16:39

Arduino Uno R3开发板系列学习教程（第1章：数字信号）

Arduinouno的系列教程目录预告篇：Arduinouno的系列教程之教程食用指南文章链接ArduinoUnoR3开发板系列学习教程（第0章：绪论）文章链接ArduinoUnoR3开发板系列学习教程
cloudier.·2024-02-05 16:39

上海海事大学C语言程序设计上机实验代码参考【第二周实验】（非本校同学可以作为C语言练习题和进度参考）

C语言学习系列课程之练习专项（第2周）本周主要考察scanf函数的使用文章目录C语言学习系列课程之练习专项（第2周）一、本系列教程的使用方法二、习题部分1、已知正方形边长，求面积2、已知长方形长和宽，求面积
cloudier.·2024-02-05 16:09

上海海事大学C语言程序设计上机实验代码参考【第一周实验】（非本校同学可以作为C语言练习题和进度参考）注：本教程为2023年后半学期的经验分享（即最新内容）

C语言学习系列课程之练习专项（第一周）本周主要考察数据类型、转义字符等基础概念的掌握和printf函数的使用文章目录C语言学习系列课程之练习专项（第一周）一、本系列教程的使用方法二、习题部分1、在屏幕上显示
cloudier.·2024-02-05 16:08

上海海事大学C语言程序设计上机实验代码参考【第四周实验】（非本校同学可以作为C语言练习题和进度参考）

C语言学习系列课程之练习专项（第四周）本周没有什么难点内容，只是新学了几个函数文章目录C语言学习系列课程之练习专项（第四周）一、本系列教程的使用方法二、习题部分1、若运行时从键盘输入小写字母a，写出输出结果
cloudier.·2024-02-05 16:36

2019年需要学习的专业知识

编程语言数据结构算法分析与实现中级知识编译器原理操作系统网络编程高级知识Linux内核源码分析硬件知识体系结构基础知识电路知识模拟电路数字电路计算机组成原理处理器体系架构实现应用性知识PCB设计芯片设计（Verilog
大道而至简·2024-02-05 15:13

16-Verilog实现二线制I2C CMOS串行EEPROM的读写操作

Verilog实现二线制I2CCMOS串行EEPROM的读写操作1，二线制I2CCMOS串行EEPROM的简单介绍2，I2C总线特征介绍3，二线制I2C、CMOS串行EEPROM的读写操作4，EEPROM
向兴·2024-02-05 12:14

13-设计可综合状态机的指导原则，本文对于Verilog设计方法学至关重要！

设计可综合状态机的指导原则1，组合逻辑电路设计1.1，8位带进位端的加法器模块设计1.1.1，RTL代码设计1.1.2，tb测试信号1.1.3，生成原理图1.1.4，SIM输出波形1.2，指令译码模块设计1.2.1，RTL代码设计1.2.2，tb测试代码1.2.3，生成原理图1.2.4，SIM输出波形1.3，利用task和电平敏感的always块设计经比较后重组信号的组合逻辑1.3.1，RTL代码
向兴·2024-02-05 12:44

Verilog task使用说明

任务与函数的区别和函数一样，任务（task）可以用来描述共同的代码段，并在模块内任意位置被调用，让代码更加的直观易读。函数一般用于组合逻辑的各种转换和计算，而任务更像一个过程，不仅能完成函数的功能，还可以包含时序控制逻辑。下面对任务与函数的区别进行概括：比较点函数任务输入函数至少有一个输入，端口声明不能包含inout型任务可以没有或者有多个输入，且端口声明可以为inout型输出函数没有输出任务可以
一只迷茫的小狗·2024-02-05 12:44

Verilog 中 task 的语法，及使用 task 来完成模块的 testbench

概述Verilog中的task是一种不可综合的语法，它既提供了从不同位置执行公共过程的能力（因为这样可以实现代码共享），也提供了把大过程切分成小过程的能力（因为小过程更便于阅读和调试）。
McEv0y·2024-02-05 12:44

task2：Verilog编写的设计模块在模块内部直接调用task

Verilog编写的设计模块在模块内部直接调用task1，概念2，模块设计2.1，RTL设计2.2，tb测试代码2.3，sim仿真输出参考文献：1，练习七-在Verilog中使用任务task1，概念在模块设计中
向兴·2024-02-05 12:43

[嵌入式AI从0开始到入土]5_炼丹炉的搭建（基于wsl2_Ubuntu22.04）

[嵌入式AI从0开始到入土]嵌入式AI系列教程注：等我摸完鱼再把链接补上可以关注我的B站号工具人呵呵的个人空间，后期会考虑出视频教程，务必催更，以防我变身鸽王。
工具人呵呵·2024-02-05 09:15

[转]iOS9适配系列教程

iOS9网络适配_ATS：改用更安全的HTTPS（见Demo1）WHAT（什么是SSL/TLS？跟HTTP和HTTPS有什么关系）WHY（以前的HTTP不是也能用吗？为什么要用SSL/TLS？Apple是不是又在反人类？）HOW（如何适配？---弱弱地问下：加班要多久？）第1种情况：HTTPSOnly（只有HTTPS，所有情况下都使用ATS）第2种情况：Mix&Match（混合）第3种情况：Opt
alpcwa4841·2024-02-05 09:10

iOS9网络适配_ATS：改用更安全的HTTPS

iOS9AdaptationTipsiOS9适配系列教程【中文在页面下方】（截至2015年9月3日共有6篇，后续还将持续更新。
donghu9874·2024-02-05 09:38

Java字符串：compareTo() 方法

后面博主将陆续发出：JavaString类的系列教程。Java字符串：compareTo()方法compareTo()方法用于两种方式的比较：字符串与对象进行比较。按字典顺序比较两个字符串。
陈永佳·2024-02-05 02:04

【chisel】 环境，资料

sbt下载的过程中报错；[error]sbt.librarymanagement.ResolveException:chiselchisel目前的一些状况，问题Chisel，说爱你不容易Chisel相较于verilog
斐非韭·2024-02-04 19:04

#Verilog FPGA实现乐曲演奏电路

FPGA实现乐曲演奏电路音符对照表原理图代码实现音符对照表音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数音名频率(Hz)半周期(us)12MHz分频系数低音1261.63191122932中音1523.2595611472高音11046.54785736低音2293.66170320436中音2587.3385110212高音21174.66426
tz+·2024-02-04 15:45

「HDLBits题解」CS450

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Cs450/timer-HDLBitsmoduletop_module
UESTC_KS·2024-02-04 14:05

《吐血整理》高级系列教程-吃透Fiddler抓包教程(37)-掌握Fiddler中Fiddler Script用法，你会有多牛逼-下篇

1.简介Fiddler是一款强大的HTTP抓包工具，它能记录所有客户端和服务器的http和https请求，允许你监视，设置断点，甚至修改输入输出数据.使用Fiddler无论对开发还是测试来说，都有很大的帮助。Fiddler提供的功能基本上能满足大部分人的基本要求。但是如果我们需要一些更复杂，更便捷的方式的功能来支持我们的工作（比如同时对多个指定的会话设置端点，不带cookie发起会话等），那么Fi
北京-宏哥·2024-02-04 08:41

《熬夜整理》保姆级系列教程-玩转Wireshark抓包神器教程(1)-初识Wireshark

1.简介前边已经介绍过两款抓包工具，应该是够用了，也能够处理在日常工作中遇到的问题了，但是还是有人留言让宏哥要讲解讲解Wireshark这一款抓包工具，说实话宏哥之前也没有用过这款工具，只能边研究边分享。换句话说就是现学现卖，希望大家不要介意，宏哥这里的分享仅供你参考学习，有错误的地方也欢迎你指出。你自己也可以深入的研究一下。2.软件介绍Wireshark（前称Ethereal）是一款免费开源的网
北京-宏哥·2024-02-04 08:41

《吐血整理》高级系列教程-吃透Fiddler抓包教程(25)-Fiddler如何优雅地在正式和测试环境之间来回切换-下篇

1.简介在开发或者测试的过程中，由于项目环境比较多，往往需要来来回回地反复切换，那么如何优雅地切换呢？宏哥今天介绍几种方法供小伙伴或者童鞋们进行参考。2.实际工作场景2.1问题场景（1）已发布线上APP出现接口错误，如何测试线上APP访问本地请求？（2）已发布线上H5页面，静态资源或js调试，如何映射本地js？2.2一般解决方案猜测（一般明显问题）、找到原发布包，修改请求资源url重新打包测试。需
北京-宏哥·2024-02-04 08:40

《吐血整理》高级系列教程-吃透Fiddler抓包教程(28)-Fiddler如何抓取Android7.0以上的Https包-下篇

1.简介虽然依旧能抓到大部分AndroidAPP的HTTP/HTTPS包，但是别高兴的太早，有的APP为了防抓包，还做了很多操作：①二次加密有的APP，在涉及到关键数据通信时，会将正文二次加密后才通过HTTPS发送，我们抓包抓到的是一堆二进制base64②自带HTTPClient像支付宝那样的变态，自己带了一个基于so的HTTPClient库，对于关键数据，都不走URLConnection和OkH
北京-宏哥·2024-02-04 08:40

silvaco smartspice自学心得之一

我下载silvaco学习的原因有三点：建模过程中用到了veriloga文件，需要编译和学习语法ADS中加载va文件跑匹配是可以做到的，ICCAP中也很方便就能引用来建模，但是并不能实时编译veriloga
yesoili·2024-02-03 22:59

器件建模学习5-veriloga文件分析

个人微信wyl2333,已经建立器件建模群，请同行备注。模型来源安捷伦提供的angolov_gan.va模型，请支持正版。1.加载库文件，常数库和数学库2.定义全局变量和函数关系3.定义模型端口，如果要定义三端口，则注释掉上面部分。此时开始定义整个模型，模型以endmodule结束4.定义器件参数并注明参数类型，参数初始值，参数运行范围（作为对外提供模型的接口）一般在//后注明各类参数在模型中起的
yesoili·2024-02-03 22:59

在Linux下安装GmSSL

本文属于《GmSSL国密加密算法库使用系列教程》之一，欢迎查看其它文章。
百里杨·2024-02-03 13:59

重温FPGA设计之bcd加法器verilog实现

1.题目2.源码//*********************************************************************************//ProjectName:BCD_adder//Email:[email protected]//Website:https://home.cnblogs.com/u/hqz68///CreateTime:2019/
芯王国·2024-02-03 13:23

FPGA——verilog实现加法器（详细）

1、半加器首先我们看看半加器的真值表abcoso000101011110由真值表我们可以得到RTL图verilog代码：modulehalf_add(a,b,so,co);//半加器inputa,b;/
逃亡的诗·2024-02-03 13:22

【FPGA & Verilog&Modelsim】 8bitBCD码60计数器

可私信获取整个项目文件8bit即有8位二进制BCD码，全称Binary-CodedDecimal,简称BCD码或者二-十进制代码利用四位二进制（0000-1111）16个中选择10个作为十进制0-9；常见的BCD码是8421码本项目使用两组BCD码（每组4bit，共8bit，故称为8bitBCD）（高位0-5，低位0-9）组成0-59计数器闲话不多，上代码计数值qout达到60时，cout进位输出
去追远风·2024-02-03 13:51

【Verilog 设计】Verilog 加法器设计

以下介绍几种常见的加法器设计，提供Verilog设计并分析其优缺点。行波进位加法器这中加法器设计由多个1位全加器级联构成，依次从低位向高位传递，并输出最终的结果。
Linest-5·2024-02-03 13:51

verilog 实现常用加法器

半加器半加器是最简单的加法器。它不考虑进位输入。其中A和B是两个加数，S是和，C_o是进位输出。assignS=A^B;assignC_out=A&B;2.全加器全加器是多bit加法器的基础。C_i是进位输入。S=A⊕B⊕Ci；Co=AB+Ci(A⊕B)；modulefull_adder(inputA,inputB,inputC_i,outputS,outputC_o);assignS=A^B^C
无牙大白鲨·2024-02-03 13:50

【FPGA & Verilog】各种加法器Verilog

1bit半加器adder设计实例moduleadder(cout,sum,a,b);outputcout;outputsum;inputa,b;wirecout,sum;assign{cout,sum}=a+b;endmodule解释说明（1）assign{cout,sum}=a+b是连续性赋值对于线网wire进行赋值，必须以assign或者deassign开始assign[delay]wire_
去追远风·2024-02-03 13:18

Python 自动化教程(4) : 自动生成PPT文件 Part 2 (干货）

系列教程：Python自动化教程(1)概述，第一篇Excel自动化Python自动化教程(2):Excel自动化：使用pandas库Python自动化教程(3):自动生成PPT文件Part1Python
JoStudio·2024-02-03 09:16

Vivado编译介绍

Vivado合成支持以下的可合成子集：•SystemVerilog：IEEE标准SystemVerilog统一硬件设计规范，以及验证语言（IEEEStd1800-2012）•Verilog：IEEEVerilog
cckkppll·2024-02-03 03:25

MC开服教程3：python提取日志中的聊天记录、登录信息、死亡信息、成就信息

零、前言系列教程MC开服教程1：简略版使用阿里云部署mc服务器（paper端）MC开服教程2：材质包法自定义唱片音乐一、总介绍在云端部署好多人服务器后，mc的logs文件夹里面记录了游戏的日志里面主要都是
wuzihaosg·2024-02-02 14:47

【数电实验3】Verilog—1位十进制可逆计数器

【2022.04西南交大数电实验】【2022.04.17更新修改了一个错误：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&~clr);~clr改为了clr：assignCO=(upd&(Q==4'd9))|(~upd&(Q==4'd0)&clr);另外，把代码修得整齐好看了一点】【代码参考博主weixin_49270464，已进行适当修改，符合实验要求。本代码及
白白与瓜·2024-02-02 11:28

【GameFramework框架】一、框架介绍

一、前言【GameFramework框架】系列教程目录：https://blog.csdn.net/q764424567/article/details/135831551这是GameFramework
恬静的小魔龙·2024-02-02 03:45

GitHub---Git基本概念篇

本系列教程主要参考github用户stormzhang，涉及到Github中基本概念，Git速成，向GitHub提交代码，Git进阶，团队合作利器:Git分支详解，GitHub常见的几种操作。
JWDong2019·2024-02-02 02:39

QT模型视图MVC系列教程（4）---角色role的使用（Qt::DisplayRole 类型）

模型正在维护的数据，不仅是视图中所看到的那些，还有很多数据在视图是被隐藏的，你看不到，不代表他没有，比如，一个列表视图中，不仅会显示文字，文字前可能还会显示一个图标。也就是说，model会维护每一个单元格的数据，而且每个单元格的数据都是一个结构体：不仅包含了文字，还有文字的颜色、单元格的背景色、图标等等，还有很多，不一一列举了，到底有哪些呢，看一下枚举Qt::DisplayRole就知道了，在QT
暴躁的野生猿·2024-02-01 19:28

TensorFlow2实战-系列教程14：Resnet实战2

TensorFlow2实战-系列教程总目录有任何问题欢迎在下面留言本篇文章的代码运行界面均在JupyterNotebook中进行本篇文章配套的代码资源已经上传Resnet实战1Resnet实战2Resnet
机器学习杨卓越·2024-02-01 13:08

Verilog双边沿采样触发器 HDLBitDualedge

题目如下：我一开始想当然就这样写了moduletop_module(inputclk,inputd,outputq);always@(posedgeclk)qrst），但就是这样。没有真正的硬件设备可以完成与你所描述的相同的东西-总是@（posedgeclkornegedgeclk）。唯一的例外（种类）是IDDR和ODDR，这些需要实例化-它们不能从HDL描述中推断出来。见此博文FPGA中如何实现
闲庭信步sss·2024-02-01 10:51

【AG32VF407】国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，Verilog实测7.9Mhz！

视频讲解[AG32VF407]国产MCU+FPGA，更新官方固件解决8Mhz内部晶振不准，Verilog实测7.9Mhz！
LitchiCheng·2024-02-01 10:51

Verilog实现上升、下降沿检测 FPGA

Verilog实现上升、下降沿检测源文件`timescale1ns/1psmoduletop(inputclk,//时钟信号inputrst_n,//复位信号，低电平有效inputsignal//待检测信号
四臂西瓜·2024-02-01 10:19

【AG32VF407】国产MCU+FPGA Verilog双边沿检测输出方波

视频讲解[AG32VF407]国产MCU+FPGAVerilog双边沿检测输出方波实验过程本次使用使用AG32VF407开发板中的FPGA，使用双clk的双边沿进行检测，同步输出方波同时可以根据输出的方波检测
LitchiCheng·2024-02-01 10:18

Verilog刷题[hdlbits] ：Bcdadd100

题目：Bcdadd100YouareprovidedwithaBCDone-digitaddernamedbcd_faddthataddstwoBCDdigitsandcarry-in,andproducesasumandcarry-out.为您提供了一个名为bcd_fadd的BCD一位数加法器，它将两个BCD数字相加并带入，并生成一个和和并带入。modulebcd_fadd(input[3:0]
卡布达吃西瓜·2024-02-01 10:16

Verilog刷题[hdlbits] ：Adder100i

题目：Adder100iCreatea100-bitbinaryripple-carryadderbyinstantiating100fulladders.Theadderaddstwo100-bitnumbersandacarry-intoproducea100-bitsumandcarryout.Toencourageyoutoactuallyinstantiatefulladders,als
卡布达吃西瓜·2024-02-01 10:46

SAP系统和微信集成的系列教程之七：使用Redis存储微信用户和公众号的对话记录

这是Jerry2020年的第88篇文章，也是汪子熙公众号总共第269篇原创文章。本系列的英文版Jerry写作于2017年，这个教程总共包含十篇文章，发表在SAP社区上。系列目录(1)微信开发环境的搭建(2)如何通过微信公众号消费API(3)微信用户关注公众号之后，自动在SAPC4C系统创建客户主数据(4)如何将SAPC4C主数据变化推送给微信公众号(5)如何将SAPUI5应用嵌入到微信公众号菜单中
JerryWang_汪子熙·2024-02-01 10:30

「HDLBits题解」Verification: Writing Testbenches

本专栏的目的是分享可以通过HDLBits仿真的Verilog代码以提供参考各位可同时参考我的代码和官方题解代码或许会有所收益题目链接：Tb/clock-HDLBits`timescale1ps/1psmoduletop_module
UESTC_KS·2024-02-01 10:25
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