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Verilog逻辑设计
hdlbits系列
verilog
解答（加减法器）-28
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述可以通过将其中一个输入变为负来从加法器构建加法器-减法器，这相当于将其输入反相然后加1。
zuoph
·
2023-11-02 22:05
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块2）-30
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述对于硬件综合，有两种类型的always相关块：Combinational:always@(*)--组合逻辑Clocked:always@
zuoph
·
2023-11-02 22:05
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块）-29
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述由于数字电路由用网线连接的逻辑门组成，因此任何电路都可以表示为模块和赋值语句的某种组合。然而，有时这不是描述电路的最方便方式。
zuoph
·
2023-11-02 22:35
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块if语句）-31
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述if语句通常创建一个2对1多路复用器，如果条件为true，则选择一个输入，如果条件为false，则选择另一个输入。
zuoph
·
2023-11-02 21:23
verilog语言
fpga开发
FPGA基础知识
FPGA基础知识目录FPGA基础知识FPGA介绍数字集成电路分类PLDPLD分类：PLD原理HDL数字系统设计
Verilog
与C的区别：FPGA介绍数字集成电路分类通用集成电路：比如单片机，74系列IC
一只活蹦乱跳的大鲤鱼
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2023-11-02 15:30
FPGA_SPARTAN6学习
fpga
Verilog
刷题[hdlbits] ：Module add
题目：ModuleaddYouaregivenamoduleadd16thatperformsa16-bitaddition.Instantiatetwoofthemtocreatea32-bitadder.Oneadd16modulecomputesthelower16bitsoftheadditionresult,whilethesecondadd16modulecomputestheuppe
卡布达吃西瓜
·
2023-11-02 14:56
verilog
fpga开发
verilog
hdlbits
【
Verilog
教程】7.3
Verilog
串行 FIR 滤波器设计
串行FIR滤波器设计设计说明设计参数不变，与并行FIR滤波器参数一致。即，输入频率为7.5MHz和250KHz的正弦波混合信号，经过FIR滤波器后，高频信号7.5MHz被滤除，只保留250KMHz的信号。输入频率：7.5MHz和250KHz采样频率：50MHz阻带：1MHz-6MHz阶数：15（N=15）串行设计，就是在16个时钟周期内对16个延时数据分时依次进行乘法、加法运算，然后在时钟驱动下输
高山仰止景
·
2023-11-02 14:26
Verilog教程
fpga开发
verilog
算法
Modelsim自动化仿真——modelsim脚本不用学
每次编译
Verilog
程序后，都需要手动添加波形，还在这样低效率的操作么？解决办法——使用Modelsim脚本命令。
AccFPGA
·
2023-11-02 12:42
FPGA设计
fpga/cpld
仿真器
#parameter【FPGA】
在
Verilog
中，#parameter用于指定延迟时间。
cfqq1989
·
2023-11-02 08:33
FPGA
fpga开发
Quartus-ll 采用三种方法实现 D 触发器功能仿真及时序波形仿真详细步骤
2.1新建工程2.2创建原理图文件2.3编译原理图文件2.4创建VWF文件2.5波形仿真三、调用D触发器并仿真3.1新建工程3.2创建原理图文件3.3编译原理图文件3.4创建VWF文件3.5波形仿真四、用
Verilog
网盘已清空，链接已失效
·
2023-11-02 00:04
quarus-ll
Verilog
语言要素（二）
1
Verilog
语言要素1.2标识符-关键字-属性1.2.1标识符(Identifier)规范原文如下：Anidentifierisusedtogiveanobjectauniquenamesoitcanbereferenced.Anidentifieriseitherasimpleidentifieroranescapedidentifier
xduryan
·
2023-11-01 22:46
Verilog语法基础
verilog
Verilog
语言要素（三）
1
Verilog
语言要素1.3常量（ConstantNumbers）规范原文如下：Constantnumberscanbespecifiedasintegerconstantsorrealconstants
xduryan
·
2023-11-01 22:46
Verilog语法基础
fpga开发
58/100天［你成坚持社群］之催化师分享
接到学院通知，让我在此次初级催化师行动学习培训会上向学员分享催化师经验，结合多年催化工作经验，通过导图将分享内容按照明需求，会设计，懂工具，善提问四个模块的
逻辑设计
出来。图片发自App
周雪_7c04
·
2023-11-01 19:15
FPGA设计CPU书籍
1、自己动手写CPU 本书使用
Verilog
HDL设计实现了一款兼容MIPS
电路_fpga
·
2023-11-01 15:08
书籍推荐
fpga开发
Verilog
inout端口使用详解
理解来源特权同学-https://www.eefocus.com/ilove314/blog/11-09/231507_10e01.htmlinout用法浅析 有感于之前IIC通信中第一次使用
verilog
jk_101
·
2023-11-01 10:24
FPGA
fpga开发
【【FIFO to multiplier to RAM的
verilog
代码 和 testbnench 】】
FIFOtomultipliertoRAM的
verilog
代码和testbnench只完成了单个数据的传输大数据需要修改tb或者基本连线FIFO.v//synchronousfifomoduleFIFO_syn
ZxsLoves
·
2023-11-01 10:21
FPGA学习
fpga开发
VScode配置
verilog
环境(代码补全，报错，波形仿真)
VScode配置
verilog
环境在win11的系统里，ise软件不能运行，而在虚拟机中ise的配置也很费劲，今天在这里教大家在VScode中玩转
Verilog
。
晓山青.
·
2023-11-01 05:24
vscode
ide
vscode搭建
Verilog
环境
VScode搭建
Verilog
源码开发环境记录【2023-7-21更新】目录VScode搭建
Verilog
源码开发环境记录【2023-7-21更新】一、从官网下载安装VScode二、登录账号同步数据（如果已有
月见团子tsukimi
·
2023-11-01 05:53
日常运维
vscode
fpga开发
ide
Windows下高效
Verilog
/System
Verilog
开发环境搭建
Windows下高效
Verilog
/System
Verilog
开发环境搭建0.前言在我们工程设计的过程中，经常会存在不直接跑EDA软件（如VivadoQuartus）编写
Verilog
以及SV代码的情景
Jasper兰
·
2023-11-01 05:52
FPGA
fpga
VERILOG
systemverilog
芯片
vscode
用Vscode编辑
verilog
代码配置
这篇教程感觉很详细了，我这里分享一下vscode和插件的安装包链接，都是官网下载的，放心食用：用VSCode编辑
verilog
代码、i
verilog
编译、自动例化、自动补全、自动格式化等常用插件链接：https
ChipChatter
·
2023-11-01 05:22
FPGA
vscode
fpga开发
ide
在VSCode中配置
Verilog
仿真环境（详细示例）
引言最近刚接触数字逻辑这门课，需要用到
Verilog
并配套Vivado编程，但是本人觉得Vivado内的操作较为繁琐，并且课上对
Verilog
涉及不多，容易导致新手在实际编写时遇到各种问题。
啥也不ⅠⅪ
·
2023-11-01 05:22
vscode
ide
编辑器
fpga开发
vscode配置
Verilog
环境（Vivado+vscode）
vscode配置
Verilog
环境（Vivado+vscode）一.替换vivado默认文本编辑器二.在vscode中安装相关插件1.安装
verilog
扩展2.实现自动纠错3.自动生成Testbench
龙山小花花
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2023-11-01 05:51
编辑器
windows
Vscode环境下
Verilog
/ System
Verilog
格式化工具推荐及安装配置方法
最近尝试了几款
Verilog
代码格式化工具，之前一直没有找到效果十分满意的工具，这次找到了谷歌推出的这款工具，同时支持
Verilog
和System
Verilog
，效果非常好，支持自定义的格式化参数也很丰富
lanclouds
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2023-11-01 04:20
fpga开发
vscode
VSCode配置
Verilog
/System
Verilog
开发环境（四）常用操作
模板创建1.2.补全设置修改1.3.快捷键修改2.编辑效率的提升本节将要实现的功能：快速代码片段编辑效率的提升待更新1.快速代码片段1.1.模板创建使用VSCODE自带的Snippets实现快速代码片段，对
Verilog
X-ONE
·
2023-11-01 04:18
编辑器
Verilog
verilog
systemverilog
vscode
VSCode配置
Verilog
/System
Verilog
开发环境（五）实战技巧
目录VSCode配置
Verilog
/System
Verilog
开发环境（五）实战技巧1.双向端口，快速插入字符VSCode配置
Verilog
/System
Verilog
开发环境（五）实战技巧
Verilog
X-ONE
·
2023-11-01 04:48
编辑器
Verilog
gitlab
verilog
systemverilog
vscode
vim
system
verilog
VSCode Windows 配置简述
system
verilog
VSCodeWindows配置简述本文章的目的并非完全在VSCode中进行system
verilog
编程，而是以vivado为核心，将VSCode作为编译器。
Jarden_
·
2023-11-01 04:16
vscode
windows
ide
verilog
system
verilog
verilog
语言学习
1.时延2.一位全加器设计：三种建模方式实际的设计中往往是这三种设计模式的混合3.4.5.6.7.建立模型时信号的连接（重点）8.initial语句9.always语句在always中不能同时判断同一个信号的上升沿（posedge）和下降沿(negedge),这是语法错误。10.阻塞语句和非阻塞语句（重点），要理清输出信号的逻辑关系心得：1、always模块内部的语句，非阻塞（<=)语句是并发执行
独在黑夜丶看湖面
·
2023-10-31 23:18
FPGA
SV -- Array 数组
SV–Array整理下system
verilog
中数组的用法，备忘。
love小酒窝
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2023-10-31 12:30
IC笔试
SystemVerilog
SV -- Assertions 断言
SV–Assertions断言文章目录SV--Assertions断言1.简介1.1立即断言2.SVA(system
verilog
assertion)2.1Sequence2.2Property2.2.1implication2.2.2repetition
love小酒窝
·
2023-10-31 12:00
IC笔试
SystemVerilog
芯动力——硬件加速设计方法学习笔记（第一章）概述
文章目录前言一、产业链二、岗位三、数字芯片设计流程1、数字前端设计/
逻辑设计
2、数字后端设计/物理设计四、简答题1、芯片设计的产业链主要包括哪几个环节，各个环节的典型代表企业有哪些？
_lalla
·
2023-10-31 09:38
芯动力mooc学习笔记
学习
Verilog
硬件编程基础语法笔记
Verilog
笔记行为仿真assign：assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。
DYBOY
·
2023-10-31 03:18
hdlbits系列
verilog
解答（全加器）-26
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述在本练习中，您将创建一个具有两个层次结构级别的线路。
zuoph
·
2023-10-31 00:50
verilog语言
fpga开发
quartus+modesim仿真验证基本流程（使用自带仿真波形编辑器）
对于初学者的好处在于不用写
verilog
格式的testbench，可以直观的编辑要输入的信
zuoph
·
2023-10-31 00:50
verilog语言
编辑器
fpga开发
verilog
_移位寄存器_仿真（程序逐句解释）
开发环境编译软件及版本：vivado2019.2编译语言：
verilog
网上随便找了一个简单程序和仿真，先实现复现，再谈其他。下面我将先给出代码和仿真截图，再说具体的东西。移位寄存器程序代
加菲~
·
2023-10-31 00:20
verilog
fpga
Verilog
位宽操作技巧----拼接与截位
在FPGA开发中，经常可能会涉及到位宽截取；比如一个信号定义一个信号A[15:0]，在实际使用的时候有时候只需要截取高8位，那么就是A[15:8]，或者截取低8位A[7:0]。这是一种最常见的使用场景，对于一个入门级的FPGA工程师都没什么问题。这篇文章主要介绍几种与位宽操作实用但又稍微冷门的几个场景。一、复制拼接拼接的意思是将几个短位宽的数据拼接成更大位宽的数据。比如：A=4'h5B=4'hA；
桃子FPGA
·
2023-10-31 00:20
fpga开发
hdlbits系列
verilog
解答（32位加法器）-25
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述您将获得一个执行16位加法的模块add16。实例化其中两个以创建一个32位加法器。
zuoph
·
2023-10-31 00:20
verilog语言
fpga开发
verilog
序列生成器最少移位寄存器实现
verilog
序列生成器最少移位寄存器实现序列生成器序列生成器实现方式移位寄存器版（输入序列版）最少移位寄存器版仿真序列生成器序列生成与序列检测都是数字电路中比较常见的电路，序列检测实现检测一个序列的是否为目标序列
Jarvis码员
·
2023-10-31 00:50
verilog
芯片
状态机
Verilog
学习之路（9）—计数器和移位寄存器
Verilog
学习之路（9）—计数器和移位寄存器一、前言计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能。
Willliam_william
·
2023-10-31 00:19
Verilog
fpga开发
（49）
Verilog
实现数据位宽转换【8位-64位】
（49）
Verilog
实现数据位宽转换【8位-64位】1.1目录1）目录2）FPGA简介3）
Verilog
HDL简介4）
Verilog
实现数据位宽转换【8位-64位】5）结语1.2FPGA简介FPGA（
宁静致远dream
·
2023-10-31 00:19
fpga开发
Verilog
数字系统设计——移位寄存器实现
verilog
——移位寄存器实现一、各种移位寄存器的原理1.1、自循环移位这里用例子说明较为清晰：假如一个二进制数字是1111100000自循环左移-->111100000111100000111100000111
masterHu_
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2023-10-31 00:19
fpga开发
verilog
hdlbits系列
verilog
解答（8位宽移位寄存器）-24
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述这项练习是module_shift移位寄存器的延伸。
zuoph
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2023-10-31 00:49
verilog语言
fpga开发
【【带有握手信号的无符号数乘法
verilog
+ testbench 代码】】
带有握手信号的无符号数乘法
verilog
+testbench代码uumultiplier.vmoduleuumultiplier#(parameterNUMBER1=8,parameterNUMBER2
ZxsLoves
·
2023-10-30 18:24
FPGA学习
fpga开发
【【二进制 无符号乘 有符号 乘法器 的设计
verilog
代码＋testbench 】】
二进制无符号乘有符号乘法器的设计
verilog
代码＋testbenchusmultiplier.vmoduleusmultiplier#(parameterNUMBER1=8,parameterNUMBER2
ZxsLoves
·
2023-10-30 18:24
FPGA学习
fpga开发
【【无符号乘法器的参数化
verilog
代码+testbench实现】】
无符号乘法器的参数化
verilog
代码+testbench实现uumultiplier.vmoduleuumultiplier#(parameterNUMBER1=8,parameterNUMBER2=
ZxsLoves
·
2023-10-30 18:54
FPGA学习
fpga开发
【【有符号数乘有符号数乘法器
verilog
+ testbench 代码】】
有符号数乘有符号数乘法器
verilog
+testbench代码ssmultiplier.vmodulessmultiplier#(parameterNUMBER1=8,parameterNUMBER2=
ZxsLoves
·
2023-10-30 17:13
FPGA学习
fpga开发
Linux 下 i
verilog
的自动化仿真
姓名：徐铭伟学号：21011210001学院：通信工程学院【嵌牛导读】Linux下使用i
verilog
进行自动化仿真【嵌牛鼻子】Linux下使用i
verilog
进行自动化仿真【嵌牛提问】如何在linux
渭城朝雨浥轻尘
·
2023-10-30 16:52
VHDL语法简单总结
VHDL语法简单总结(2012-04-0111:23:32)转载▼标签：it分类：Quartus/VHDL/
verilog
一个VHDL程序代码包含实体（entity）、结构体（architecture）
qijitao
·
2023-10-30 15:44
VHDL
加法器中进位和溢出的区别以及
Verilog
中的代码区别
一：加法器中进位与溢出位的区别1.首先要说的是，对于无符号数我们讨论的是它的进位位；对于有符号数我们讨论的是它的溢出位，因为有符号数的进位位就是溢出位。2.在微机原理或计算机运算中，进位是指运算的结果对更高一位形成+了1的进位或-1的借位，进位标志位表示为CF(CarryFlag);溢出是指运算的结果超出了规定位宽所能装载的数值范围，溢出标志位表示为OF(OverflowFlag).。3.进位与溢
STI浅结隔離
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2023-10-30 01:40
fpga
verilog
浮点数转定点数_FPGA浮点数定点数的处理
http://blog.chinaaet.com/justlxy/p/5100053166大佬博客，讲的非常有条理的1,基础知识(1)定点数的基础认知：首先例如一个16位的数表示的定点数的范围是：(MAX：16‘d32767MIN：-32767#2^15-1#’)最高位符号位，三位整数位，其余的12位是小数位的话，那么它的精度有小数部分决定：1/4096=0.0244140625可表示数的范围为：
懒得思考的聪明人
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2023-10-30 01:27
verilog
浮点数转定点数
verilog
浮点数转定点数_校招基础——浮点数的定点化
一、概念1、浮点数：小数点位置是漂浮不定的。例如：浮点数运算1.1*1.1=1.21，小数点位置发生了变化。IEEE754规定，浮点数的表示方法为：最高的1位是符号位s，接着的8位是指数E，剩下的23位为有效数字M。2、定点数：小数点的位置是确定的。例如：定点数运算1.1*1.1=1.2，小数点的位置没有变化。定点的意思是，小数点固定在32位中的某个位置，前面的是整数，后面的是小数。小数点具体固定
wdk199512
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2023-10-30 01:27
verilog
浮点数转定点数
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