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Verilog逻辑设计
串并转换（串入并出、并入串出、移位寄存器法和计数器法|
verilog
代码|Testbench|仿真结果）
串并转换一、前言二、串行输入并行输出转换2.1移位寄存器实现串行输入并行输出2.11移位寄存器实现串行输入并行输出2.12
verilog
代码2.13Testbench2.14仿真结果2.2计数器实现串行输入并行输出
Loudrs
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2023-11-08 02:16
数字IC经典电路设计
fpga开发
单片机
嵌入式硬件
HDLBits(九)学习笔记——
verilog
实现移位寄存器、More Circuits（三输入查找表）
文章目录一、知识储备1、采用位拼接技术实现移位寄存器1.1左移1.2右移二、HDLBits题目练习Shift4四位移位寄存器Rotate100Shift18Lfsr53位LSFRLfsr32shiftregistern位移位寄存器3-inputLUTRule90Rule100一、知识储备1、采用位拼接技术实现移位寄存器1.1左移舍去高位，让输入补低位。（波形中out是16位表示的）modulein
Fighting_FPGA
·
2023-11-08 02:15
HDL
Bits
学习
fpga开发
verilog
——移位寄存器
在
Verilog
中，你可以使用移位寄存器来实现数据的移位操作。移位寄存器是一种常用的数字电路，用于将数据向左或向右移动一个或多个位置。这在数字信号处理、通信系统和其他应用中非常有用。
猫一样的女子245
·
2023-11-08 02:45
fpga开发
关于小白如何学FPGA这件事
关于小白如何学FPGA这件事注意点：如果输入信号在最终没有输出，
verilog
是不会各这个信号分配资源的。
奈奎斯特不稳定
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2023-11-08 00:26
FPGA
Verilog
例化时传递参数，例化格式
例化时传递参数，例化格式在例化模块时可以改变模块中parameter的值。例如：modulemoduleadder_16(inputa,inputb,outputsum);parametertime_delay=0;parametertime_count=0;/*codehere*/endmodule例化它：adder_16#(4,9)ADD0(.a(in1),.b(in2),.sum(out1)
Glingli
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2023-11-07 23:00
fpga开发
DVT |自动重构
一个典型的设计和验证环境使用丰富的语言组合，包括System
Verilog
、
路科验证
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2023-11-07 18:20
SV语言与UVM应用
路科验证
验证论文解读
IC验证
DVT
无限滚动图片懒加载-Infinite-Scroll-Img-笔记学习
**Sam9029的CSDN博客主页:Sam9029的博客_CSDN博客-JS学习,CSS学习,Vue-2领域博主文章目录为什么做这个效果源码需求介绍界面设计
逻辑设计
图片选材写代码效果展示待改进完我是Sam9029
Sam9029
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2023-11-07 13:18
CSS学习
学习
前端
javascript
Verilog
函数及语法（日常更新）
一、F1、fwrite：file=$fopen("./test.txt",'w');$fwrite(file,"%04x",in);解释：使用fwrite首先要有一个文件句柄，%04x的意思是四个16进制数，然后如果不足4个，则在前面补0。2、readmemb()这个函数读入数据需要输入数据的完整路径，不能输入相对路径，不然可能无法正确度入数据。
youzjuer
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2023-11-07 04:26
FPGA
fpga
【
Verilog
语法006】$fwrite文件操作
integerhandle;always@(posedgeclk)beginif(rst)beginhandle=$fopen("data.txt");$fdisplay(handle,"%h",16'h2);$fclose(handle);endelseif()beginhandle=$fopen("data.txt","a+");$fdisplay(handle,"%h",16'h2);$fc
qq_1615549892
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2023-11-07 04:56
verilog
hdmi彩条显示与滚动实验(
verilog
)
hdmi接口高清晰度多媒体接口(英文:HighDefinitionMultimediaInterface，HDMI)是一种数字化视频/音频接口技术，是适合影像传输的专用型数字化接口，可同时传送音频和影像信号，最高数据传输速度为2.25GB/s，无需在信号传送前进行数/模或者模/数转换。HDMI向下兼容DVI，但是DVI（数字视频接口）只能用来传输视频，而不能同时传输音频，这是两者最主要的差别。此外
意大利的E
·
2023-11-07 03:29
fpga学习
fpga开发
verilog
全加器和四位加法器
1.基于原理图设计半加器以及全加器以及四位加法器半加器：保存为half_addr.bsf之后，可以在该项目中添加半加器全加器：通过RTL-Viewer查看半加器和全加器添加全加器到项目在process里面先后执行startfitter和starttimeanalyzer生成testbench模板修改testbench文件：//Copyright(C)2018IntelCorporation.All
意大利的E
·
2023-11-07 03:29
fpga开发
计算系统DFR
接口级别故障检测与恢复，独立复位安全5安全可信功能验证（类secureboot方案，确保安全功能实现）锁频6锁频运行板级7板级时钟电源等状态监控启动log8可诊断性资源监控9资源监控预警复位系统10系统设计，原因记录
逻辑设计
aixingkong921
·
2023-11-06 22:45
fpga开发
MYSQL基础及性能优化
时间类型1.2.4JSON类型二、MYSQL架构与存储引擎2.1MYSQL体系结构2.2MYSQL逻辑架构2.3MYSQL物理存储结构2.4MYSQL存储引擎三、MYSQL业务设计3.1锁3.2事务3.3
逻辑设计
不才不才不不才
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2023-11-06 21:45
java进阶知识总结
mysql
性能优化
数据库
verilog
每日一练- 移位寄存器
moduleshift_1x64(clk,shift,sr_in,sr_out,);inputclk,shift;inputsr_in;outputsr_out;reg[63:0]sr;always@(posedgeclk)beginif(shift==1'b1)beginsr[63:1]<=sr[62:0];sr[0]<=sr_in;endendassignsr_out=sr[63];endmo
初夏的雪花
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2023-11-06 16:21
SoC
嵌入式
soc
芯片
「
Verilog
学习笔记」移位运算与乘法
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析1、在硬件中进行乘除法运算是比较消耗资源的一种方法，想要在不影响延迟并尽量减少资源消耗，必须从硬件的特点上进行设计
正在黑化的KS
·
2023-11-06 11:01
Verilog学习笔记
学习
笔记
Verilog
「
Verilog
学习笔记」位拆分与运算
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网1、寄存器的位是可以分开单独运算的，并不是一个输入就一定是一个数据，在很多情况下，一个输入既包括数据又包括地址等其他有效信息
正在黑化的KS
·
2023-11-06 11:59
Verilog学习笔记
Verilog
chisel多时钟域设计（注释）
在
Verilog
里，多时钟域的设计很简单，只需声明多个时钟端口，然后不同的always语句块根据需要选择不同的时钟作为敏感变量即可。
耐心的小黑
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2023-11-06 00:22
#
chisel学习笔记
chisel
多时钟域
数字电路
gvim 模板（ab命令快速生成常用
Verilog
模板）
提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、模板制作方法二、使用步骤总结前言gvim在编写
Verilog
代码时通过预先设定的模板可以快速生成特定代码模块，提高代码编写效率
Bright在努力
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2023-11-05 13:11
GVim使用技巧
fpga开发
linux
vim
「
Verilog
学习笔记」四选一多路器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析通过波形示意图我们可以发现，当sel为0，1，2时，输出mux_out分别为d3，d2，d1，那么sel=
正在黑化的KS
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2023-11-05 10:44
Verilog学习笔记
Verilog
quartusii 使用ModelSim do文件实现仿真（
Verilog
）
QuartusII从9.1之后的版本都已经取消了内部自带的仿真器，都需要借助第三方仿真软件比如Modelsim才能实现仿真。一般在进行代码编写的时候，如果结合功能仿真，可以很快的验证代码实现的逻辑是否满足要求。所以熟练使用Modelsim也是逻辑工程师必须掌握的一个技能。由于Modelsim可以支持命令行的方式，通过创建do文件，可以集成多个可执行的命令。那么对于前期一边编写代码，一边进行功能仿真
weixin_34409703
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2023-11-05 03:46
ModelSim 仿真流程 实践总结
1建立库并映射在modelsim中，任何使用VHDL、
Verilog
msgoc
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2023-11-05 03:45
FPGA/CPLD
modesim
verilog
仿真验证基本流程（新建工程方式）
文章目录环境搭建一、在modelsim里创建一个新的工程二、新建
verilog
设计文件及仿真激励文件三、仿真结果本文演示如何使用modelsim新建工程进行功能仿真。
zuoph
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2023-11-05 03:44
verilog语言
fpga开发
——编写
verilog
文件并查看仿真波形
本篇记录如何独立的使用Modelsim进行仿真，便于之后查看。Modelsim独立仿真的步骤:创建工作文件夹——编译设计文件——导入及运行仿真——调试结果具体的：1、新建一个工程指定工程名称、路径和默认库名称。一般情况下，设定DefaultLibraryName默认库名称为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。选择.ini文件可以映射库设置，或者将其直接拷贝至工程中。设
Fighting_FPGA
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2023-11-05 03:44
FPGA图像处理及仿真测试
fpga开发
功能测试
【FPGA教程1】
Verilog
基础语法
Verilog
基础语法1.常用关键字/保留字模块moduleendmodule输入输出信号inputoutputinout变量wirereg参数parameterlocalparam常数赋值alwaysassign
庚_
·
2023-11-05 03:29
fpga开发
hdlbits系列
verilog
解答（always块if语句2）-32
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述常见的错误来源：如何避免锁存器在设计电路时，首先要考虑电路：我想要这个逻辑门我想要一个具有这些输入并产生这些输出的组合逻辑我想要一个组合逻辑
zuoph
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2023-11-04 21:47
verilog语言
fpga开发
【芯片设计- RTL 数字
逻辑设计
入门 2 - vcs 及 verdi 使用介绍】
文章目录1.1VCS编译环境1.1.1ComplieDesign1.1.2simv仿真1.2VCS波形生成及查看1.2.1verdi命令介绍1.2.2verdi波形查看上篇文章：芯片设计-RTL数字
逻辑设计
入门
CodingCos
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2023-11-04 20:23
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
verdi
DUMP_FSDB
vcs
fsdb
fsdbDumpvars
verdi -ssf
verilog
.vf打开多个波形，有的信号显示不完整
在使用verdi-ssf
verilog
.vf打开波形的时候，有的信号的波形会显示不完整，如下图所示前面的一段信号是空的，显示不出来。
甲六乙
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2023-11-04 20:51
EDA
Verdi
verdi
eda
芯片验证
Verilog
学习--端口
端口端口是模块与外界交互的接口，对外部环境而言，模块内部是不可见的，对模块的调用只能通过端口连接进行端口基本语法约定端口必须被声明端口声明不可重复端口声明既可在端口列表内也可在列表外模块间的数据只能通过端口进行端口声明根据端口的方向，端口类型有3种：输入（input）、输出（output）和双向端口（inout）input和inout只能是wire型output既可以是wire也可以是reg需要保
行走的BUG永动机
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2023-11-04 20:48
verilog
「
Verilog
学习笔记」奇偶校验
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析通常所说的奇偶校验：奇校验：对输入数据添加1位0或者1，使得添加后的数包含奇数个1；比如100，有奇数个1
正在黑化的KS
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2023-11-04 19:56
Verilog学习笔记
Verilog
「
Verilog
学习笔记」异步复位的串联T触发器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析这道题目里我们有两个需要明确的点：1.什么是异步复位2.什么是串联的T触发器关于第一个点，可以看我的这篇文章
正在黑化的KS
·
2023-11-04 19:26
Verilog学习笔记
Verilog
Vivado逻辑分析仪使用教程
其中待测设计就是我们整个的
逻辑设计
模块，在线逻辑分析仪也同样是在FPGA设计中。通过一个或多个探针来采集希望观察的信号。然后通过JTAG
jk_101
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2023-11-04 12:50
FPGA
fpga开发
数字电路与
逻辑设计
触发器
与非门构成的RS触发器在这个中禁止RS=00要记住s对应Q或非门构成的RS触发器注意这里的RS换了位置且不允许RS=11同步触发器钟控RS触发器钟控D触发器cp为0的时候不变钟控JK触发器00不变11改，JK不同随J摆钟控T触发器什么是空翻？主从RS触发器主从JK触发器边沿触发器边沿JK触发器
wniuniu_
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2023-11-04 09:25
数电
数据库
数字电路与逻辑设计
Verilog
函数和任务
文章目录一、函数和任务简介二、
Verilog
函数function三、
Verilog
任务task四、函数vs任务4.1automatic修饰4.2函数vs任务4.2.1共同点4.2.2不同点一、函数和任务简介在
暴风雨中的白杨
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2023-11-04 08:22
FPGA
fpga
verilog
Verilog
Testbench获取时钟沿
Verilog
Testbench获取时钟沿@(posedgeclk);//延迟10个周期repeat(10)@(posedgeclk);
暴风雨中的白杨
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2023-11-04 08:21
FPGA
fpga
fpga开发
FPGA实现HDMI转LVDS视频输出，纯
verilog
代码驱动，提供4套工程源码和技术支持
目前我这里已有的图像处理方案3、本LVDS方案的特点4、详细设计方案设计原理框图视频源选择静态彩条IT6802解码芯片配置及采集ADV7611解码芯片配置及采集silicon9011解码芯片配置及采集纯
verilog
9527华安
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2023-11-04 06:32
菜鸟FPGA图像处理专题
fpga开发
音视频
HDMI
LVDS
verilog
FPGA实现LVDS视频输出，纯
verilog
代码驱动，提供2套工程源码和技术支持
8bitLVDS6、vivado工程2：双路8bitLVDS7、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项8、上板调试验证9、福利：工程代码的获取FPGA实现LVDS视频输出，纯
verilog
9527华安
·
2023-11-04 06:02
菜鸟FPGA图像处理专题
fpga开发
LVDS
verilog
FPGA驱动LCD1602（IIC）
Verilog
代码（四）------ 顶层模块
一、概述顶层模块就是例化lcd初始化模块和写命令/数据模块，然后把两个模块连接起来就完成了先贴一下最后实现的效果图顶层模块代码如下二、
Verilog
代码modulelcd_drive(inputclk,
努力向前的小徐
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2023-11-03 18:08
FPGA学习
fpga开发
verilog
python
verilog
顶层连线_FPGA中顶层模块与各子模块之间的连接线类型
顶层模块：mix_modulemodulemix_module(CLK,RSTn,Flash_LED,Run_LED);inputCLK;inputRSTn;outputFlash_LED;output[2:0]Run_LED;/**********************************///wireFlash_LED;//regFlash_LED;flash_moduleU1(.CLK
weixin_39736934
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2023-11-03 18:05
python
verilog顶层连线
FPGA
Verilog
基本语法及模块说明
文章目录1.FPGA
Verilog
基本语法及其说明（附）assign/always语法格式2.模块（module）2.1模块简介2.2模块结构2.3模块解析2.3.1端口定义2.3.2参数定义2.3.3
Zz小叔
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2023-11-03 18:01
fpga开发
#()的用法【FPGA】
在
Verilog
中，#()是一个参数化的模块声明，用于定义模块的参数。这些参数可以在模块实例化时被传递，以便在模块内部使用。#()中的参数可以是数字、字符串或其他参数化模块。
cfqq1989
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2023-11-03 18:26
FPGA
fpga开发
顶层模块【FPGA】
在
Verilog
中，顶层模块是整个设计的最高层次，它包含了所有其他模块和子模块。顶层模块定义了整个设计的输入和输出端口，以及各个子模块之间的连接方式。
cfqq1989
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2023-11-03 18:18
FPGA
fpga开发
hdlbits系列
verilog
解答（优化32位加法器）-27
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述行波进位加法器（参见前一个练习）的一个缺点是，加法器计算执行的延迟（在最坏的情况下，从最初进位开始）相当慢，并且第二级加法器在第一阶段加法器完成之前无法开始计算其执行
zuoph
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2023-11-03 15:36
verilog语言
fpga开发
Verilog
Tips 1:TestBench编写注意事项【concurrent assignment to a non-net ‘xxxx‘ is not permitted】解决
一个案例：待测试模块输入输出为：TestBench测试文件为：一仿真，报错concurrentassignmenttoanon-net‘xxxx’isnotpermitted原因分析：对于待测试模块的输出“dout_7888”，在编写测试文件的时候，不能将与之交联的“dout_7888”定义为reg型，须改为wire型。对于模块中的输出来说即，不能以TestBench中的reg型赋值给被测模块作为
奇点FPGA
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2023-11-03 09:55
Verilog
Tips
verilog
fpga
FPGA、vivado、
Verilog
使用过程中的一些问题记录
1.关于做仿真的报错今天在写完测试文件做仿真时出现以下错误：[VRFC10-529]concurrentassignmenttoanon-netright_a1isnotpermitted[“E:/vivado/projects/asy_LIF_model/asy_LIF_model.srcs/sim_1/new/tb_test.v”:37]经查找发现：不管子模块本身的输出是wire型还是reg型
天津大学微电子小学生
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2023-11-03 09:25
vivado
FPGA
【
verilog
】vivado报错： syntax error near non-printable character with the hex value“0xa3“
【vivado】syntaxerrornearnon-printablecharacterwiththehexvalue"0xa3"写作时间：2021-03-17目录：1.问题现象2.解决方法3.总结正文：1.问题现象：报错，如下图：这句英文的意思是：语法报错，使用了不合法的字符。=并不是逻辑的问题，先放心，英文已经说的很明白了。2.解决方法：仔细查查了，原来是冒号“：”的中文书写与英文的有一点不
三青山上种萝卜
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2023-11-03 09:53
FPGA
vivado
syntax
error
vivado报错信息学习过程更新
verilog
调试过程1.先进入tools进行windowpreference进行变量地址显示1——>22.从信号报错的先后/因果找3.先找tb的错误到例化模块的错误，因为信号是从tb到模块中3.例化模块中使用
WATER_X
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2023-11-03 09:52
verilog
学习
fpga开发
vivado 报错之procedural assignment to a non-register result is not permitted“
在
Verilog
中，当使用always块时，其中的赋值操作应该只用于寄存器类型的变量，比如reg类型。非寄存器类型的信号（比如wire）不能在always块内进行赋值。
JNU freshman
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2023-11-03 09:52
vivado
fpga开发
vivado
《B站-ElasticSearch》学习笔记
目录环境安装安装ElasticSearch安装ElasticSearchHand可视化工具安装KibanaES核心概念物理设计
逻辑设计
文档类型索引倒排索引IK分词器插件什么是IK分词器？
faith瑞诚
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2023-11-03 07:04
学习笔记
elasticsearch
学习
java
初步了解FPGA中的HLS
与VHDL/
Verilog
有什么关系?HLS是什么？
饿丸
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2023-11-03 05:49
嵌入式
FPGA
hls
FPGA基础之HLS
FPGA基础之HLS目录一、HLS基本知识简述1、HLS简介2、IntelHLS的编译器3、HLS相关知识概念4、HLS属于研究重点原因二、HLS技术认识1、与VHDL/
Verilog
关系2、关键技术问题
兄弟抱一下~
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2023-11-03 05:17
FPGA
HLS
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