2GTip会输出一个rxclk和txclk，这俩都是恢复出来的主时钟，需要手动加create_clock吗？解释：如果是7系列FPGA就要约束，之后的就不用。

二、VirtualClock相较于create_clock创建主时钟约束到实际的物理位置，虚拟时钟约束时不需要指定

主时钟只能由create_clock命令定义。主时钟必须附加到网表对象。此网表对象表示中的点所有时钟边沿源自其并在时钟树上向下游传播的设计。

设置时钟树平衡约束;解决预先存在的clocktreeelements;指定时钟树布线的非默认的规则NDRs指定时序和DRC的约束;clocktreebalancing时钟树的开始点和结束点时钟开始于他们的时钟源,是由create_clock

spm=1001.2014.3001.5482在一个设计中创建一个时钟对象的SDC命令是create_clock。

在写.sdc约束文件时，要做的第一件事情就是使用create_clock对进入FPGA的时钟进行约束。

虚拟时钟定义 在一些时序路径中，一些引脚上的数据信号，其同步时钟只存在于外部芯片，并不存在于FPGA器件内。这种情况下，为了时序分析需要定义一个时钟用于描述时序数据引脚的外部时钟信号，这个时钟就称为虚拟时钟。虚拟时钟通常用于以下情况中的输入或输出延时约束：时序分析的参考时钟并不是FPGA内部的某个设计时钟（主时钟）。此处时序分析的对象一般是指I/O引脚相关的时序路径。与FPGA器件的I/O路径相关

/huan09900990/article/details/77163970https://blog.csdn.net/u012176730/article/details/54412323毋庸置疑，create_clock

2.vivado中时钟约束指令：create_clock使用create_clock来创建时钟周期约束，使用方法：create_clock-name-period-waveform{}[get_ports

目录1.set_clock_groups1.1有多个-group1.2有单个-group1.3多级使用set_clock_groups1.4asynchronous/logically_exclusive/physically_exclusive三个参数区别1.4.1总结1.5实例分析方法一：方法二：补充说明：1.set_clock_groups在硬件设计中，没有设置clockgroups前，综合

时钟约束时钟约束必须最早创建，端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。

目录1.指定时钟`create_clock`1.1.时钟延迟`set_clock_latency`1.2.时钟不确定度（时钟抖动）`set_clock_uncertainty`1.3.时钟过渡时间`set_clock_transition

时钟约束时钟约束必须最早创建，对7系列FPGA来说，端口进来的主时钟以及GT的输出RXCLK/TXCLK都必须由用户使用create_clock自主创建。FPGAPL时钟用户可在GUI界面创建。

create_clock[-nameclock_name]\-periodperiod_value\[-waveformedge_list]\[-add]\[source_objects]管脚进入的时钟推荐把主时钟定义为顶层管脚上

Create_clock在Vivado中我们通过使用create_clock来创建时钟周期约束。

1.Create_clock  在Vivado中使用create_clock来创建时钟周期约束。

1）基准时钟create_clock-add多个晶振驱动一个时钟输入脚2）虚拟时钟create_clock作用：用于约束input和output。

Tclk–T1–Tinput_delay–Tsetup>0我们设置Tclk和Tinput_delay，从.lib/.db库里面读入Tsetup,工具就会约束优化T1组合逻辑Regtoreg：寄存器到寄存器，通过create_clock

如下，经典的时序分析模型：不同的路径使用不同的约束：上游芯片到FPGA内部第一级触发器的路径使用set_input_delay来约束；FGPA内部的触发器之间使用create_clock来约束；FPGA

物理约束在写.sdc约束文件时，要做的第一件事情就是使用create_clock对进入FPGA的时钟进行约束。

深度解析create_clock与create_generated_clock的区别吾爱IC社区将用本文为各位揭秘create_clock与create_generated_clock之间的联系和区别，

扩展：http://wenku.baidu.com/link?url=akY_aflyoIkbmsuXXcIOs99iPGX1KvMhJaQy7lW1HNudc-0tInCosJVuc-R_iB8y9Y2M2E4uC503RiXlPS5rDoddK27AlnqYCYSBCA96d1SSTA：http://wenku.baidu.com/view/966cd84ffe4733687e21aa76.h

物理约束在写.sdc约束文件时，要做的第一件事情就是使用create_clock对进入FPGA的时钟进行约束。

（1）详尽的时钟约束create_clock：和其他FPGAEDAtool一样，在vivado中timing约束越全越好，越细越好，而place约束可以很粗略或者省略调。

clock定义的位置:create_clock-period10[get_portsA](没有-name，工具自动定义clock名为port名，即A)create_clock-period10[get_pinsFF/P]create_clock-period10[get_netsN]后两种不常见-waveform可以指定占空比，第一个数字代表上升沿，第二个数字代表下降沿，第二个数字必须比第一个数字

Define clock create_clock -name "clk_in" -period 20ns [get_ports {clk_in}] # 2. tco constraints

create_clock-period100      [get_portsPclk]create_clock-period100/8 -namepclkx8 [get_pinsBUF2X2/Y]  create_clock

create_clock-period100      [get_portsPclk]create_clock-period100/8 -namepclkx8 [get_pinsBUF2X2/Y]  create_clock