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fpga算法设计
【离散数学】——期末刷题题库（树其二）
个人专栏：
算法设计
与分析：
算法设计
与分析_IT闫的博客-CSDN博客Java基础：Java基础_IT闫的博客-CSDN博客c语言：c语言_IT闫的博客-CSDN博客MySQL：数据结构_IT闫的博客-CSDN
IT闫
·
2023-12-21 01:38
离散数学
学习方法
学习
基于python的电影票房预测系统设计与实现
**设计介绍文章目录一概要二、基于MAAP评级的电影票房预测模型三、基于python的电影票房预测
算法设计
（一）数据来源（二）票房预测算法——多项式曲线拟合四、硬件设计五、电影票房预测系统实现（二）网络爬虫子模块
2301_79810943
·
2023-12-20 23:04
python
毕业设计
python
android
开发语言
视频教程-区块链技术通俗讲解-区块链
主要从事科学计算和
算法设计
。
学院导师-裴尧尧
·
2023-12-20 19:45
FPGA
实现 TCP/IP 协议栈 客户端 纯VHDL代码编写 提供4套vivado工程源码和技术支持
目录1、前言版本更新说明免责声明2、相关方案推荐我这里已有的以太网方案1G千兆网TCP-->服务器方案10G万兆网TCP-->服务器+客户端方案常规性能支持多节点
FPGA
资源占用少数据吞吐率高低延时性能
9527华安
·
2023-12-20 17:39
菜鸟FPGA以太网专题
fpga开发
tcp/ip
网络协议
客户端
网络通信
VHDL
FPGA
实现 LeNet-5 卷积神经网络 数字识别，提供工程源码和技术支持
目录1、前言LeNet-5简洁基于Zynq7020的设计说明PL端
FPGA
逻辑设计PS端SDK软件设计免责声明2、相关方案推荐卷积神经网络解决方案
FPGA
图像处理方案3、详细设计方案PL端：ov7725
9527华安
·
2023-12-20 17:35
FPGA
卷积神经网络
菜鸟FPGA图像处理专题
fpga开发
cnn
人工智能
LeNet-5
数字识别
卷积神经网络
【一】
FPGA
实现SPI协议之SPI协议介绍
【一】
FPGA
实现SPI协议之SPI协议介绍一、spi协议解析spi协议有4根线，主机输出从机输入MOSI、主机输入从机输出MISO、时钟信号SCLK、片选信号SS\CS。一般用于主机和从机之间通信。
@晓凡
·
2023-12-20 16:36
FPGA学习之路
fpga开发
高速口相关知识
一.不通系列
fpga
对高速口的叫法不一样：artix7——GTPkintex7——GTXvirtex7——GTH二.高速口的架构基本一致————4对rx/tx对+1个时钟模块（包含4个cpll+1个Qpll
燎原星火*
·
2023-12-20 16:04
fpga开发
FPGA
未解之谜
一.ila一会能加载出波形，一会加载不出波形——在自己做的v7开发板中遇到，其他开发板从未遇到过1.小梅哥说：可能与硬件jtag连接不稳定导致。
燎原星火*
·
2023-12-20 16:32
fpga开发
zynqmp Linux + 裸机 （A53-0 Linux，A53-1 2 3 裸机大数据量实时处理，R5-0 协议处理，R5-1 屏幕显示逻辑等）填坑笔记
fpga
和arm采用预留内存的方式，采用neon协处理器只能做到250M/S的速度，预留内存采用mmap的方式，当读取内存页的时候采用缺页中断的方式，导致速度拖沓而且预留内存没有进行Linux系统的内存管理
小坏坏_
·
2023-12-20 15:38
Zynq
UltraScale+
fpga开发
vivado 创建合成约束
AMD
FPGA
包括许多可以以多种不同方式使用的逻辑功能。你的需要约束来引导合成引擎找到满足所有设计的解决方案实现结束时的需求。
cckkppll
·
2023-12-20 14:26
fpga开发
MCU Pin2Pin w STM32,
FPGA
Pin2Pin w Altera
1Deviceoverview1.1IntroductionTheAG32familyof32-bitmicrocontrollersisdesignedtooffernewdegreesoffreedomandrichcompatibleperipherals,andcompatiblepinandfeaturestoMCUusers.AG32productseriesofferssupreme
Embeded_FPGA
·
2023-12-20 10:35
MCU
FPGA
CPLD
RISC-V
CLK
AD采集卡设计方案：630-基于PCIe的高速模拟AD采集卡
北京太速科技，产品固化
FPGA
逻辑，适配2路1Gsps/2路2Gsps采集，实现PCIe的触发采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发，如连续信号采集
hexiaoyan827
·
2023-12-20 05:52
fpga开发
高速数据采集系统
实验室数据采集
高速模拟AD采集卡
AD采集卡
模拟适配器设计方案：360-基于10G以太网的模拟适配器
产品固化
FPGA
逻辑，适配8路125M
hexiaoyan827
·
2023-12-20 05:22
高速数据采集系统
模拟适配器
多路AD的数据采集
数据处理算法
万兆网络的触发采集
AD采集卡设计方案：130-基于PCIe的中速模拟AD采集卡
产品固化
FPGA
逻辑，适配8路125Msps/4路250Msps/2路500Msps/1路1Gsps采集，实现PCIe的触发采集，单次采集容量2GB，开源的PCIeQT客户端软件，用户可以在很短的时间内完成采集器程序的开发
hexiaoyan827
·
2023-12-20 05:22
fpga开发
高速数据采集系统
中速模拟AD采集卡
AD采集卡
实验室数据采集
存储计算服务器
C语言程序——摄氏度和华氏度之间的转换
注意：具体的
算法设计
中，若常量5和9是整型的，
glx6666
·
2023-12-20 00:27
笔记
c语言
开发语言
【C++】— —期末复习题（五）
个人专栏：
算法设计
与分析：
算法设计
与分析_IT闫的博客-CSDN博客Java基础：Java基础_IT闫的博客-CSDN博客c语言：c语言_IT闫的博客-CSDN博客MySQL：数据结构_IT闫的博客-CSDN
IT闫
·
2023-12-19 23:47
c++
开发语言
【离散数学】——期末刷题题库（树其一）
个人专栏：
算法设计
与分析：
算法设计
与分析_IT闫的博客-CSDN博客Java基础：Java基础_IT闫的博客-CSDN博客c语言：c语言_IT闫的博客-CSDN博客MySQL：数据结构_IT闫的博客-CSDN
IT闫
·
2023-12-19 23:44
学习
FPGA
实现PID控制算法(含仿真)
那么本篇文章将简要介绍一下算法的原理，然后带大家使用
FPGA
来实现(C语言实现过程特别简单)。二.PID算法PID取自比例、积分、微分三个英文字母的首字母。意味着算法由这三部分组成。
FPGA之旅
·
2023-12-19 22:33
FPGA
fpga开发
PID
Aurora8B10B(一) 从IP配置界面学习Aurora
一.简介哈喽，大家好，好久没有给大家写
FPGA
技术的文章，是不是已经忘记我是做
FPGA
的啦，O(∩_∩)O哈哈~。
FPGA之旅
·
2023-12-19 22:33
FPGA
高速接口
tcp/ip
学习
fpga开发
Aurora8B10B
【FMC141】基于VITA57.4标准的4通道2.8GSPS 16位DA播放子卡（2片DAC39J84）
通道2.8GSPS/2.5GSPS/1.6GSPS采样率16位DA播放FMC子卡，该板卡为FMC+标准，符合VITA57.4与VITA57.1规范，16通道的JESD204B接口通过FMC+连接器连接至
FPGA
北京青翼科技
·
2023-12-19 19:29
fpga开发
图像处理
信号处理
arm开发
vivado sdk mem超出
local_memory_ilmb_bram_if_cntlr_Mem_microblaze_0_local_memory_dlmb_bram_if_cntlr_Mem’overflowedby4288bytesuartC/C++Problem问题的产生：
fpga
花椒且喵酱
·
2023-12-19 12:16
FPGA
vivado
sdk
基于
FPGA
的视频接口之高速IO（CML）
FPGA
的高速IO接口GTX，可完美覆盖CML的速度范围。应用应
Eidolon_li
·
2023-12-19 10:26
基于FPGA的视频接口驱动
fpga开发
超低延时4K级可定制化专业视觉计算平台
4K30ISPIP，ISP延时0.7ms>内置GigEvisionIP支持GigEVision2.0、GenICamV2.4.0标准，支持用户自定义XML描述文件>内置工业机器视觉行业标准的U3visonIP>基于
FPGA
深圳信迈科技DSP+ARM+FPGA
·
2023-12-19 10:23
ZYNQ
fpga开发
fpga图像处理
建立SOPC工程后软件编译时报错rwdata is not within region ram解决办法
工程时使用了片上的存储器（onchipmemory）作为CPU（NIOSII）的程序和数据存储器，存储器的大小设置为4096，此时硬件编译能通过，在开发软件时，eclipse报错如下：c:/intel
fpga
向阳花木木
·
2023-12-19 10:10
FPGA设计
算法设计
与分析2023秋-头歌实验-实验七 动态规划
文章目录第1关：数塔问题任务描述相关知识编程要求解题思路测试说明参考答案第2关：最长公共子序列任务描述相关知识编程要求解题思路：测试说明参考答案第3关：求序列-211-413-5-2的最大子段和任务描述相关知识编程要求解题思路：测试说明参考答案第4关：求最长的单调递增子序列长度任务描述相关知识编程要求解题思路：测试说明参考答案第5关：矩阵连乘问题任务描述相关知识编程要求测试说明参考答案第1关：数塔
明金同学
·
2023-12-19 10:00
算法
动态规划
FPGA
时序分析与时序约束(二)——时钟约束
时序路径三、时序约束的方式三、时钟约束3.1主时钟约束3.2虚拟时钟约束3.3衍生时钟约束3.4时钟组约束3.5时钟特性约束3.6时钟延时约束一、时序约束的步骤上一章了解了时序分析和约束的很多基本概念（
FPGA
STATEABC
·
2023-12-19 08:45
#
FPGA时序分析与约束
fpga开发
FPGA
verilog
时序约束
时序分析
《图解Java数据结构与算法：微课视频版》简介
本书系统、全面地介绍数据结构的基础理论与
算法设计
，精选数据结构考研习题和各类典型例题进行讲解，案例和课后习题丰富，突出对数据结构算法实践能力的培养。
新知图书
·
2023-12-19 07:19
java
开发语言
算法设计
基础——综合
算法设计
基础中最基础的几种算法：分治法、减治法、贪心法、动态规划法、回溯法基本都掌握后，我们现在可以对这些算法做整体的比较，本次实验使用蛮力法、动态规划法、回溯法来求解0/1背包问题，来比较各个算法的优劣
林梓烯
·
2023-12-19 04:37
算法设计基础
算法
ug871 Lab1
实验步骤Step1：创建一个新的工程点击VitisHLS的图标在HLS界面上点击CreateProject输入项目名字为fir_prj将项目目录修改为E:\
FPGA
\UG871\Lab1点击Next指定
伏羲天源
·
2023-12-19 03:51
#
FPGA
fpga
【NI-RIO入门】扫描模式
于NIKB摘录所有CompactRIO设备都可以访问CompactRIO扫描引擎和LabVIEW
FPGA
。CompactRIO904x系列是第一个引入DAQmx功能的产品线。
東方神山
·
2023-12-19 02:07
CompactRIO
labview
FPGA
直方图操作
直方图概念和分类图像直方图用作数字图像中色调分布的图形表示。它绘制了每个色调值的像素数。通过查看特定图像的直方图，观看者将能够一目了然地判断整个色调分布。图表的水平轴代表色调变化，而垂直轴代表该特定色调的像素总数。水平轴的左侧表示暗区，中间表示中间色调值，右侧表示亮区。纵轴表示在每个区域中捕获的区域大小（像素总数）。因此，非常暗图像的直方图的大部分数据点将位于图的左侧和中心。相反，具有很少黑暗区域
OpenFPGA
·
2023-12-19 01:06
fpga开发
京微齐力：基于H7的平衡控制系统（一、姿态解析）
H7P20N0L176-M2H12、MPU6050四、理论简述五、程序设计1、Cordic算法2、MPU6050采集数据3、fir&iir滤波4、姿态解算六、资源消耗&工程获取七、总结前言很久之前，就想用纯
FPGA
千歌叹尽执夏
·
2023-12-19 00:44
京微齐力：FPGA开发
国产FPGA
京微齐力
姿态解析
MPU6050
Xilinx 7系列
FPGA
时钟篇(2)_时钟区域简介
作者：XiaoQingCaiGeGe原文链接上一篇介绍了7系列
FPGA
的整体时钟架构，
FPGA
是由很多个时钟区域组成，时钟区域之间可以通过ClockBackbone和CMTBackbone来统一工作。
苏十一0421
·
2023-12-18 22:55
西南科技大学数字电子技术实验五（用计数器设计简单秒表）
FPGA
部分
4.学会用
FPGA
实现本实验内容。
Myon⁶
·
2023-12-18 22:27
西科大数模电实验
fpga开发
西南科技大学
mutisim
数电实验
数字电子技术
diamond
AMD 自适应和嵌入式产品技术日
注：本文重点关注
FPGA
，SoC相关的产品和技术，对于CPU，GPU产品和技术大多数都是直接略过哈。
tiger119
·
2023-12-18 19:11
芯片
FPGA
fpga开发
嵌入式开发
2019-08-28
FPGA
时序分析基础时钟的建立时间和保持时间时钟沿建立时间和保持时间之间的关系建立时间（）是指在时钟上升沿到来之前数据必须保持稳定的时间，保持时间（）是指在上升沿到来以后数据必须保持稳定的时间。
monogolue
·
2023-12-18 18:23
爬楼梯（记忆化递归算法）
要求：使用记忆化递归
算法设计
程序示例1：输入：0输出：1解释：有一种方法可以爬到楼顶。1、0阶示例2：输入：2输出：2解释：有两种方法可以爬到楼顶。
程序老猫
·
2023-12-18 16:18
算法
python
爬楼梯的最少成本（空间优化的动态规划算法）
要求：使用空间优化的动态规划
算法设计
程序示例1：输入：[10,15,20]输出：15解释：最低花费是从cost[1]
程序老猫
·
2023-12-18 16:47
算法
动态规划
分发饼干（贪心算法）
要求：使用贪心
算法设计
程序示例1:输入:[1,2,3][1,1
程序老猫
·
2023-12-18 16:45
贪心算法
算法
【操作系统】实验名称： 实验五 文件系统
2.掌握文件系统的主要数据结构的实现3、掌握软件系统实现算法实验内容：设计并实现一个虚拟的一级（单用户）文件系统程序提供以下操作1、文件创建/删除接口命令2、目录创建/删除接口命令3、显示目录内容命令
算法设计
与实现
friklogff
·
2023-12-18 14:22
操作系统
服务器
linux
网络
转 [Verilog] Quartus II 13.0下载安装和HelloWorld
主页：元存储博客转载自https://blog.csdn.net/qq_38113006/article/details/121569176文章目录总结一、前言QuartusII是Altera的
FPGA
元存储
·
2023-12-18 09:39
fpga开发
紫光
FPGA
学习之常见报错
紫光pangodesignsuite报错：一、4005:[D:/**/rtl/burstORsingle.v(linenumber:47)]Logicforddr_head_addr_rrdoesnotmatchastandardflip-flop.看来看去都没有发现这个定义没有问题呀，检查发现：原来代码：always@(posedgei_clkornegedgerst_n)beginif(!rs
@晓凡
·
2023-12-18 08:49
FPGA学习之路
fpga开发
学习
紫光
FPGA
DDR3 IP使用和注意事项（axi4协议）
紫光DDR3IP使用对于紫光ddr3IP核的使用需要注意事情。阅读ddrip手册：1、注意：对于写地址通道，axi_awvalid要一直拉高，axi_awready才会拉高。使用的芯片型号时PG2L100H-6FBG676，不同的型号IP核接口和axi的握手协议也不一样（一定要注意），这点要注意，这也给我挖了一个很大的坑，一把心酸一把泪啊。下图是上板之后通过debug和jtag_hubIP核抓取的
@晓凡
·
2023-12-18 08:42
FPGA学习之路
fpga开发
FPGA
设计与实战之时钟及时序简介1
文章目录一、时钟定义二、基本时序三、总结一、时钟定义我们目前设计的电路以同步时序电路为主，时钟做为电路工作的基准而显得非常重要。简单的接口电路比如I2C、SPI等，复杂一点接口比如Ethernet的MII、GMII等接口，它们都有一个或多个时钟信号。那么什么是时钟信号？它有哪些特性和参数呢？如上图所示，时钟信号简单而言是一种具有特定频率和确定占空比的周期性重复的数字信号。时钟通常具有以下参数：频率
zuoph
·
2023-12-18 08:22
数字电路
fpga开发
单片机
嵌入式硬件
VHDL实验：基于有限状态机实现秒表
思路分析：参考知乎上的这篇文章
FPGA
|FiniteStateMachine有限状态机，对比两种状态机：1.Mealy型状态机2.Moore型状态机：从这两张图上看，这两种状态机的唯一区别在于决定输出的是什么
非洲蜗牛
·
2023-12-18 08:20
FPGA
fpga开发
VHDL
FPGA
引脚分配的问题
今天在做一个
FPGA
的实验时，在引脚分配时失败了，出现了如下报错：我当时分配的引脚是PIN_AE19，然而奇怪的是我之前并未分配这个引脚，我使用的开发工具是QuartusII9.1WebEdition，
非洲蜗牛
·
2023-12-18 08:20
FPGA
fpga开发
GoWin
FPGA
, GPIO--- startup1
一个Bank只能用一个电压，假如同一个Bank，在引脚里设置不同的电压，编译不过。解释说明2.错误引脚限制以上编译设置会导致编译错误。
Kent Gu
·
2023-12-18 08:50
FPGA
fpga开发
FPGA
简易加减法计算器设计
题目要求：（1）设计10以内的加减法计算器。（2）1个按键用于指定加法或减法，一个用于指定加数或被加数，还有两个分别控制加数或被加数的增加或减少。（3）设置的结果和计算的结果用数码管显示。本实验我还是将其视作Mealy型向量机，具体的见我之前关于秒表的内容：VHDL实验：基于有限状态机实现秒表按照题目意思，有4个键是必不可少的，但我还是决定增加两个推键，本实验状态图如下：S0：初态模式，所有数码管
非洲蜗牛
·
2023-12-18 08:16
FPGA
fpga开发
VHDL
【INTEL（ALTERA）】Agilex7
FPGA
Development Kit DK-DK-DEV-AGI027RBES 编程/烧录/烧写/下载步骤
DK-DEV-AGI027RBES的编程步骤：将USB电缆插入USB端口J8（使用J10时，DIPSWITCHSW5.3（DK-DEV-AGI027RES和DK-DEV-AGI027R1BES）和SW8.3（DK-DEV-AGI027RB和DK-DEV-AGI027-RA）应关闭）。将DIP开关SW2设置为[on：off：off：X]（第4位无关）。您可以遵循已在硬件上验证的这种组合：SW1=开/
神仙约架
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2023-12-18 03:37
INTEL（ALTERA）
FPGA
altera
quartus
intel
【
FPGA
】电梯楼层显示（简易）
前言这是作者室友的项目，本来不管作者事儿的，但是后来听到说是室友去网上找人花了80块买了个劣质的，不仅是从CSDN上抄的，而且使用的板子还不符合室友的要求。可叹作者心软啊，顺便给室友做了。在代码实现部分会给出设计理念和分析，整体资源可以直接下载压缩包（手机端依然看不到，还是不知道为什么）。题目需求及分析需求基于双向计数器设计一个电梯楼层显示电路说明：设计多层电梯楼层显示电路。电梯每经过一层，“楼层
Akiiiira
·
2023-12-18 03:03
FPGA
fpga开发
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