quartus频率计第18页

Quartus定制FPGA的Memory IP

下面以cycloneIVE器件为例在Quartus中配置ROM的IP，以供模块调用。1、打开Quartus，选择Tools--MegaWizardPlug-InManager，点选crea

ls_故乡的原风景·2020-09-10 14:20

Quartusii 链接Altera-Modelsim进行功能仿真

下文介绍利用Altera-Modelsim来进行功能仿真的步骤quartusii版本：17.0altera-modelsim版本:ModelSim-IntelFPGAStarterEdition10.5b

huan09900990·2020-09-10 14:27

Arria 10上进行DDR3管脚分配

FPGA型号:10AX027H4F34I3SG，DDR3型号：MT41J128M16JT-125，QuartusIPrime18.0首先介绍下A10器件能支持的DDR系列以及速率，A10上的DDR控制器是硬核的

huan09900990·2020-09-10 14:27

Intel Altera PCIE IP介绍

目前最高端的agilex系列fpga已经能支持到PCIE5.0即32Gbpsx16.在quartusii里可以通过两种方式来生成PCIE，一种是利用HardIPForPCIExpress，这种方式生成的

huan09900990·2020-09-10 14:26

【原创】Altera：A10 DDR3 IP核配置教程

一、新建工程用Quartus18版本新建一个工程，可命名为“A10_ddr3_test”（如下图所示）。这里我

MDYFPGA·2020-09-10 11:57

ISE与modelsim联合仿真的问题

//:Unresolvedreferenceto'glbl'in'glbl.GSR'"在仿真工程中添加glbl.v文件（一般在~/ise/verilog/src/glbl.v，同理Quartus）,把t

丧尸暴龙兽t·2020-08-26 23:53

疑问：STM32应用于频率计/计数器的性能问题

有这样一种脉冲信号需要计数：5VCMOS，脉宽固定为10ns计数误差要求是±10%（暂定）闸门时间：最小1ms疑问1：stm32单片机能不能识别10ns的脉宽？疑问2：stm32IO口的最高输入频率？最快翻转速度？能否提供高速TTL（CMOS）输入？疑问3：如果使用片上计数器（定时器），不考虑IO，理论最大输入频率是？最小脉宽是？疑问4：中断本身对计数/计频的影响有多大，如何影响？

最好的自己in·2020-08-26 12:31

quartus-II中bdf和v文件的互相转换

一、bdf转化为v文件1.点击processing下的start，startTestBenchTemplateWriter即可生成v文件。二、v文件转化为bdf文件1.输入代码，选择Processing>start>Analysis&Elaboration2.Tools>Netlistviewer>RTLviewer会自动照v文件里的逻辑生成对应的各种门组成的元件图。生成各个模块的元件：1.在右边

乱搭巴士·2020-08-25 16:50

Verilog频率计设计

这是以前的一个可编程逻辑课上机实验三实验报告数字频率计的基本设计思路是在给定一个time开始测量的时候产生的T的个数，也就是采用一个标准的基准时钟，在单位时间（1秒）里对被测信号的脉冲数进行计数。

denglianbi4092·2020-08-25 03:45

真正的精确到毫秒级的动态秒表

理论上，高精度频率计数器最精确，毕竟APIQueryPerformanceFrequency,QueryPerformanceCounter可以

东方之珠·2020-08-24 21:10

数字式频率计的使用及测量

数字式频率计是一种能把频率进行数字化测量的仪器,频率计的基本设计原理是选取一个基准频率,要求该频率稳定度较高,将该频率对比测量其他信号的频率,计算每秒内待测信号的脉冲个数并换算成频率并以数字形式显示出来

西安同步·2020-08-24 20:24

Quartus II9.0 在Win7的安装

安装好QuartusII9.0后，发现驱动不行，要自己安装，然后发网上很多网友的经验都是错误的！

Alex-铭·2020-08-24 16:25

msp430单片机：Timer_A捕获模式

Timer_A捕获模式（以msp430f149为例）一、捕获模式的介绍1、捕获模式是在应用中很常用的一种模式，可以进行脉冲计数，侧量脉宽,可以用作小球计数、频率计、超声波测距等应用中。

化作尘·2020-08-24 15:30

【转载】modelsim简单入门

http://hi.baidu.com/zhxl125/blog/item/296fe14b36a5bff182025c81.html1、至今还没有弄明白为什么要用ModelSim，因为看波形QuartusII

dycuswine2·2020-08-24 14:48

基于FPGA的电机控制设计（PWM）

本程序可以在vivado或者quartusII下使用。本代码有verilog和vhdl两个版本。同时在modelsim和vivado自带仿真器都仿真正确。工程文件中包括测试文件，用来仿真，产生波形图。

QQ_778132974·2020-08-24 13:42

get_pins

get_pinsThefollowingtabledisplaysinformationfortheget_pinsTclcommand:TclPackageandVersionBelongsto::quartus

weixin_30547797·2020-08-24 10:58

FPGA开发--Quartus II常见警告说明及解决方案

FPGA开发–QuartusII常见警告说明及解决方案作者：Alex.Duan日期：2017-04-01文章摘要：本文对QuartusII中常见的警告说明及解决方案的汇总。

qq_26700939·2020-08-24 09:44

展讯平台lcd频率计算

展讯平台点屏时要配置两个时钟(phy_freq和pixel_clk),那这两个参数要怎么配置呢，我们可以找到展讯的这份文档，输入屏的参数,即可计算出相应的时钟。如然后将相应的参数填到屏的配置文件中，如Android9.0以前,uboot配置.phy_freq=1105000.pixel_clk=153600000kernel配置pixel_clk:由uboot传参到cmdline(在uboot)c

那颗流星·2020-08-24 09:16

KISSsoft release 03.2014+诚善首饰零售管理

BentleyPowerProStructuresV8iSS708.11.11.616\BentleySTAAD.ProV8i(SELECTSeries6)20.07.11.45\CATIAComposerR20161DVDAltera.Quartus.Prime

yyii0000·2020-08-24 06:19

quartus生成的各文件含义

原文地址：quartus生成的各文件含义作者：小牛Sourcefiles(alwaysundersourcecontrol)*.bdfSchematic*.bsfSymbols*.incAHDLinclude

xhnmn·2020-08-24 06:28

Quartus 2 使用错误集锦

1.Error:Top-leveldesignentity"test"isundefined原因：顶层模块的module名没有和工程名同名解决方法：把顶层模块的module名改成和工程名同名2.Error(10278):VerilogHDLPortDeclarationerrorattest.v(4):inputport"clk_in"cannotbedeclaredwithtype"reg"原因

xhnmn·2020-08-24 06:28

STM32定时器输出PWM频率和步进电机控制速度计算

1、STM32F4系列定时器输出PWM频率计算第一步，了解定时器的时钟多少：我们知道AHP总线是168Mhz的频率，而APB1和APB2都是挂在AHP总线上的。

weixin_33796205·2020-08-24 06:57

8052频率计（计数器2和定时器0的结合）

在SCDN上发了一篇博文，http://blog.csdn.net/liming0931/article/details/7564043这里在对其进行了些许修改，以便把量程改一下，同时改为6位LED显示：/*******http://hi.baidu.com/zhangjiayue123/home************************************函数功能：51单片机制作的频率

weixin_30667649·2020-08-24 06:48

PIC 1508 TIM2的定时器使用

使用TIM2的频率计算公式f=FOSC/4/T2CKPS/T2OUTPS/TMR2(TMR2是TIM2的数据寄存器)voidmain(){OSCCON=0x78;//主频率为16M即FOSC=16M__

勤奋好学的强哥·2020-08-24 06:37

FPGA学习笔记7-Quartus II其余的部分TCL指令（翻译）

议程-其他一些TCL指令-访问命令行选项-在QuartusII中使用TCL脚本-获取帮助PS：里面提到的命令行和可执行命令实际上一部分指在quartusII软件中，还有部分在windowscmd命令行中也可以使用

iteye_3619·2020-08-24 05:30

定时器的输出比较模式产生的PWM波的频率计算

定时器的输出比较模式产生的PWM波的频率计算的公式：72M/((2*(arr+1))*(psc+1))比如设置：PWM_Init(1000-1,72-1);（PWM_Init(arr,psc);）则每路

ambizxzh·2020-08-24 05:00

PIC 1508 TIM0的定时器使用

使用TIM0的频率计算公式f=FOSC/4/PS/TMR0(TMR0是TIM0的数据寄存器）voidmain(){OSCCON=0x78;//主频率为16M即FOSC=16M__delay_ms(50)

勤奋好学的强哥·2020-08-24 05:48

FPGA Acceleration: Developing Environment

OS：CentOS7Software：GitQuartus-Subscription-15.0.0.145-linuxSoCEDSSetup-15.0.0.145-linuxAOCLSetup-15.0.0.145

everseeker·2020-08-23 17:39

Quartus II modelsim使用与testbench编写

本文使用的是QuartusIIVersion10.0和Modelsim6.5e。

Marvin_wu·2020-08-23 08:01

使用Quartus II进行FPGA实验之Switches, Lights, and Multiplexers

使用Quartus设计FPGA，简单包括以下流程：新建工程，写代码编译工程，找错误分配引脚，重编译下载配置，到硬件为保证设计的正确性，在编译后，一般还需要做仿真验证，然后下载至硬件，有两种仿真方式：-功能仿真

早睡身体好~·2020-08-23 08:22

Verilog上机实验题目4：哈夫曼编码器

早睡身体好~·2020-08-23 08:51

FPGA学习手记（四）ModelSim入门及Testbench编写——合理利用仿真才是王道

现在就开始一步步入手ModelSim，并通过与Quartus无缝衔接实现仿真。本文使用了ModelSim10.0c+QuartusII10.0，其他版本基本雷同，请自行研究。看不清图的点开看大图！

weixin_33973609·2020-08-23 08:39

[转帖]如何在Quartus II 里使用Modelsim（从Quartus中导出testbench为modelsim用）

来源：http://www.cnblogs.com/emouse/archive/2012/07/08/2581223.htmlQuartusII调用modelsim无缝仿真来源：http://bbs.ednchina.com

weixin_30788619·2020-08-23 07:58

FPGA Verilog UART

文章目录前言新建工程UART顶层UART接收UART发送引脚分配下载验证微信公众号前言FPGA_Quartus18.1环境搭建FPGA_Verilog_PWM前两天记录了下Quartus环境搭建点灯,PWM

weifengdq·2020-08-23 07:45

Quartus “Error: Project too complex: hierarchy path is too long ”的解决办法

p=1994问题描述：在使用sopcbuilder建立nios系统的时候，Quartus（9.1）编译时，如果出现如下错误：解决方法：具体的解决方法参考文章:http://www.vcerror.com

swanabin·2020-08-23 07:52

FPGA实现“打字机”（VGA & UART）

我一开始学FPGA，是从数字电路开始入门的，然后就是学习使用QuartusII，编写Ve

大熊FPGA·2020-08-23 06:01

Quartus II Shift Register (RAM-based) 详解

1.建立左边选择ShiftRegister使用什么芯片右上就选什么选择语言还有工程路径和名字2.配置端口1bit三个tap抽头每个独立分组每个间距是3即3X3的一位寄存器创建时钟使能端口和异步清零端口配置完直接finish就可以3.仿真调试1.代码modulecs(inputclock,inputaclr,inputclken,inputshiftin,outputshiftout,outputt

das白·2020-08-23 06:21

Quartus II建立工程及其仿真

转自：http://blog.sina.com.cn/s/blog_a36a3af00101ybpm.html本文以飞思卡尔的Cyclone系列的EP1C6Q240C8为目标芯片，以加法计数器的硬件描述语言（VHDL）为例。一、建立工作库文件和编辑设计文文件任何一项设计都是一项Project（工程），而把一个工程下的所有文件放在一个文件夹内是一个非常好的习惯，以便于我们整理，利用和提取不同工程下的

黑企鹅·2020-08-23 06:36

quartus ii中的dff元件（D触发器）中，prn和clrn引脚的含义

首先：PRN是异步置位，可以将输出Q置为输入D，CLRN是异步复位，将输出Q置低问：那PRN与CLK的作用不是一样了？追答不一样啊，PRN是异步控制端优先级比CLK高，CLK是寄存器的时钟。dff真值表(优先级：clrn>prn>clk)一、当Clrn=0时（不管Prn和clk是什么），Q=0二、当Clrn=1时，异步复位信号clear无效（因为clrn是低电平有效）若此时Prn=0，异步置位信号

deniece1·2020-08-23 05:57

quartus 自动调用或者联合modelsim仿真流程或者配置

http://www.cnblogs.com/lsjjob/p/5127974.html，这个也可以参考一下，讲的比较清楚。一：首先查看如下的界面，此处我是自动选择器件鼠标右键，然后点击setting，界面如下：按照如下设置，然后点击ok，然后编译工程文件。编译完成后会在工程文件夹下生成一个simulation文件夹，simulation->modelsim，此目录下还没有testbench文件，

小灰灰_·2020-08-23 05:42

基于VHDL的QuartusII和Modelsim联合仿真

前期正常建立Quartus工程这里不再赘述，主要讲在Quartus中调用Modelsim的设置过程。

Utopia_sy·2020-08-23 05:47

QuartusII程序固化,超内存大小解决办法

QuartusII程序固化可使FPGA从外部Flash中引导程序，实现掉电不丢失信息。

Utopia_sy·2020-08-23 05:17

基于FPGA的数字示波器频率计算方式

在此，我首先说明，测试的波形是理想波形，我是采用实验室的信号发生器产生正弦波，方波，三角波，并频率要达到一定大小才能确保测试的数据准确。所以，该项目只能自己做着玩，若想做产品，只能参考。常用的频率测量方法有两种：周期测量法和频率测量法。周期测量法是先测量出被测信号的周期T，然后根据频率f=1/T求出被测信号的频率。频率测量法是在时间t内对被测信号的脉冲数N进行计数，然后求出单位时间内的脉冲数，即为

weixin_42757674·2020-08-22 23:34

FPGA功能仿真，门级仿真，后仿真的区别

前言分清楚各种仿真间的关系，工具采用quartusprime16.0，仿真工具采用modelsim10ae版；项目：led_display;流程1.RTL行为级仿真：也叫功能仿真，这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的正确性

weixin_30514745·2020-08-22 23:35

Altera DDR3 IP核配置及仿真

FPGA器件型号：Cyclone5DDR型号：MICRONMT41K256M16HAQuartus版本：QuartusPrime16.1StandardEdition1IP核配置（1）PHYSettingsSpeedGrade

romme426·2020-08-22 21:51

【原创】闫若川FPGA轻松入门：开发环境搭建

1、安装软件前要知道的Quartus和ISE目前业内用主要用的软件，如果你还没有软件安装包，我特地分享了下，我的百度云盘下载链接如下：注意1：QuartusII14.1是支持cycloneIV的最高版本了

dba37162·2020-08-22 21:19

【FPGA】Quartus Prime 20.1 安装过程记录

QuartusPrime20.1安装过程记录 Quartus是开发Altera家（现已被Intel收购）FPGA必备的软件，这里记录一下安装的过程。

路边白桦·2020-08-22 16:57

MC8051在Quartus综合时更新hex的处理

经过以下步骤，1.Anlysis&Synthesis2.Fitter(Place&Route)3.Assembler(Generateprogrammingfiles)后，如果要更新ROM里面的MCUHex，则可以：（1）Processing---》UpdateMemoryInitializationFile（2）Assembler(Generateprogrammingfiles)重新产生*.s

weixin_30248399·2020-08-22 10:43

FPGA 原语怎么找

altera的在quartus界面的help--help_topics--primitives里xilinx的在vivado界面的tools--language_templates--verilog--

gaoxcv·2020-08-22 09:25

Verdi使用教程

lab1任务目标是：用VCS产生fsdb文件fsdb文件是Verdi用来查看波形所需的文件，这里我就不对我的RTL进行介绍了，因为是以前在quartus下面验证过的。vc

ciscomonkey·2020-08-22 09:57

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