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Linux
rtl
RaspberryPi 树莓派 设置无线USB网卡连接wifi
写上:lsusb如果有
RTL
8188CUS802.11NWLANAdapter之类的名字,就是说已探测你的USB网卡。
MikotoLoveMe
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2020-08-16 23:49
RaspberryPi
树莓派
简单时序逻辑电路的verilog实现,包括D触发器、JK触发器、锁存器、寄存器、
2013-06-1416:49:12简单时序逻辑电路的verilog实现,包括D触发器、JK触发器、锁存器、寄存器、简单时序逻辑电路的实现D触发器(带有同步复位、置位或者异步复位、置位)
RTL
描述:1moduledff
weixin_34270865
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2020-08-16 21:20
什么是事务( Transaction )?
RTL
设计就是硬件设计,而Testbench的设计目的就是激励、响应、检查硬件的
RTL
设计的行为是否正确。
weixin_30765577
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2020-08-16 21:50
解锁HLS开发|Demo(1):ARM动态配置FPGA的自定义IP
ZYNQ图像处理“狂浪是一种态度”“八卦HLS”本次Demo目的及功能本次Demo原理分析HLS开发->源文件设计HLS开发->控制协议的“冲突”HLS开发->仿真文件设计HLS开发->C仿真HLS开发->
RTL
佛系入门ZYNQ图像处理
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2020-08-16 20:08
HLS开发
IIc通信协议之(二)——PCF8591控制
所以本节对iic通信协议不做过多的介绍,重心放在iic的
rtl
建模,本次通过iic控制PCF8591实现DAC输出功能。
隔壁老余
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2020-08-16 19:05
FPGA设计开发
uClinux下移植Ne2000兼容的网卡驱动程序
接下来就是添加网卡驱动,我用的是
RTL
8019AS--比较常用的ISA接口的以太网芯片。下面就从一
bekars
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2020-08-16 18:33
BEmbedded
linux内核
linux
module
工作
汇编
io
IC设计流程
3、HDL编码(RTLcodinginHDL)使用硬件描述语言将模块功能实现,形成
RTL
代码。4、仿真验证simulati
无信号
·
2020-08-16 16:46
ic
前仿后仿与形式验证
https://www.cr173.com/html/46179_1.html前仿针对
RTL
的功能验证,后仿针对是综合后(加入了约束,单元延时等信息)的网标文件,形式验证,https://www.cnblogs.com
fgupupup
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2020-08-16 12:28
设计流程篇
20200221配置 惠普(HP)星14(R5-3500U)在ubuntu20.04下的WIFI型号
RTL
8821CE(完成了)
20200221配置惠普(HP)星14(R5-3500U)在ubuntu20.04下的WIFI型号
RTL
8821CE11:562020/2/21星期五电脑开机的时候按ESC按键,按F10进入BIOS(按
南棱笑笑生
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2020-08-16 08:22
杂质
Verilog中阻塞与非阻塞赋值——学习笔记1
**阻塞赋值与非阻塞赋值的比较(
RTL
,时序图分析)**1、阻塞赋值(“=”)指在进程语句(initial和always)中,当前的赋值语句会阻断其后语句的正常执行,后面的语句必须等到当前的赋值语句执行完毕才能执行
Eagle_gqs
·
2020-08-16 03:59
FPGA
Verilog
Vivado-hls使用实例
在HLS端,要将进行硬件加速的软件算法转换为
RTL
级电路,生成便于嵌入式使用的axi控制端口,进行数据的传输和模块的控制。【HLS介绍】HLS可以将算法直接映射为
RTL
电路,实现了高层次综合。
数字积木
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2020-08-16 03:14
vivado HLS入门(4)
19rewind与变量边界20数组的分割21mapandreshape22ROM23函数层面优化总结简介针对最常见循环和数组的优化;15th-24th15for循环的优化基本指标术语c循环边界的处理与
rtl
今天没喝水
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2020-08-16 03:37
HLS
跨时钟域信号传输(二)——数据信号篇
主要内容预览:·使用握手信号进行跨时钟域的数据传输·FIFO的介绍·在进行FIFO的
RTL
设计前的问题·FIFO的
RTL
设计(与仿真测试)·跨时钟域中的数据信号传输总结一、使用握手信号进行跨时钟域的数
weixin_34366546
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2020-08-16 03:02
FPGA设计—贪吃蛇游戏
设计的
RTL
示图:输入输出接口信号名I/O位宽功能clkI1系统时钟50MHzrst_nI1系统复位信号key_upI1蛇身
qq_37405067
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2020-08-16 00:10
verilog
FPGA
Vivado-hls使用实例-详细教程
在HLS端,要将进行硬件加速的软件算法转换为
RTL
级电路,生成便于嵌入式使用的axi控制端口,进行数据的传输和模块的控制。
暖暖的时间回忆
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2020-08-16 00:45
Vivado
IC面试题
总结起来,最常考的有:1.
RTL
设计思想及代码考察:2.IC开发flow及个阶段使用的工具。3.信号的跨时钟域同步。包括单比特和多比特,对于单比特自然用两级寄存器同步最为方便。
强迫症高级患者
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2020-08-16 00:55
FPGA之fifo设计
含设计代码和仿真)本文回答以下几个问题:1:fifo的读空和写满信号如何给出2:fifo的写控制模块设计3:fifo的读控制模块设计4:双口RAM使用5:顶层文件6:仿真文件编写7:modelsim的
RTL
MTIS
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2020-08-15 20:40
FPGA
fpga
verilog
FIFO
Verilog
异步FIFO
uboot网络调试方法
一、硬件简单确认:1、确认RGMII模式(hi3559A支持RGMII/RMII)2、phy的地址phy_addr3、PHY是否有延时电阻(
RTL
8211有)4、phy晶振时钟5、速率1000Mclk125M
乄失忆丶雨
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2020-08-15 14:29
uboot
uboot
ug871-vivado-high-level-synthesis-tutorial第4章lab3中文
接口综合lab3:实现数组的
RTL
接口概述这个练习说明了在函数中的数组参数,你可以实现不同种类的
RTL
端口步骤1:创建和打开工程1.在先前的lab中用VivadoHLS命令提示符,更改为lab3目录2.
zhulei5478565
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2020-08-15 12:24
ug871-vivado-high-level-synthesis-tutorial第3章lab1中文
这个C验证平台可以确认结果正确,减少遇到错误时分析设计的时间,并且保证
RTL
验证可以被自动的执行。手册包括三个实验练习•Lab1:查看好的C验证平台等各个方面,以及C验证和C调试器等基本操作。
zhulei5478565
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2020-08-15 12:23
WG225模块(SDIO WIFI)调试记录
图片部分无法粘贴过来,如需要看图可以点击此处查看主芯片:TI-DM8168Linux版本:2.6.37WG225是深圳天工测控做的一款wifi+蓝牙的芯片模组首先解压官方提供的WIFI驱动,编译一个.ko模块
RTL
8821CS_WiFi_linux_v5.2.8
FixCarMaster
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2020-08-15 12:55
嵌入式开发
HLS与
RTL
语言使用情况调查
经常听人说,Verilog或VHDL与HLS相比,就好比是几十年前的汇编语言与C语言,HDL迟早会被HLS取代的。这些话已经讲了有一二十年了,还是没有看到HLS取代HDL。本文翻译自2019年TCAD杂志上一篇综述,调研和对比了近年已发表论文中采用HLS和HDL的各种使用情况,值得一看。摘要:为了提高设计数字硬件组件的效率,高层综合(HLS)被视为提高设计抽象水平的下一步。但是,HLS工具的结果质
数字积木
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2020-08-15 12:29
FPGA基础知识(四)UG902
RTL
仿真与输出
本文是我在学习FPGA时学到的相关知识与总结,希望可以帮助同行理解和掌握相关的FPGA知识。可以将本文档当作相应FPGA教程文档UG902的辅助文档学习。主要内容为文档中关于RTLsimulationandexport。转载请注明出处。Xilinx原版教程文档参见XilinxDocumentationnavigator中对应UG902:VivadoDesignSuiteUserGuideHigh-
祥瑞Coding
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2020-08-15 12:06
FPGA
FPGA基础知识
xilinx vivado HLS 小记
RTL
:寄存器传输级registertransferlevelverilog中分级是:系统级,算法级,
RTL
级,门级,开关级(分为行为级、结构级)verilog建模方式分为:行为级和结构级。
枫_在路上
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2020-08-15 11:30
FPGA
Xilinx-HLS-学习笔记(8):高层次综合HLS简介
Xilinx-HLS-学习笔记(8):高层次综合HLS简介在
RTL
里,设计师不需要考虑怎么构造一个寄存器或怎样安置这些寄存器,而只需要考虑这些寄存器在设计中起到怎样的作用。
赵小琛在路上
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2020-08-15 11:14
Xilinx-FPGA
UG902
目录ManageInterfacevivadoHLS在
RTL
设计中创建了三个类型的管脚时钟与复位管脚block-level的接口协议port-level的接口协议管脚综
rrr2
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2020-08-15 11:42
HLS
从零开始的FPGA学习6-加法/减法计数器
从零开始的FPGA学习6-计数器加法计数器原理代码仿真波形
RTL
减法计数器原理代码仿真波形
RTL
结束语加法计数器原理每次时钟脉冲信号clk为上升沿时,计数器会将计数值加1。下图为模4计数器。
@hua_hua@
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2020-08-15 11:18
笔记
阻碍高层次综合设计方法学(HLS)推广的因素这么多,该从何处突破?
关于HLS:所谓的高层次综合(HLS)就是将C/C++/SystemC描述的设计意图,“翻译“成用Verilog/SystemVerilog描述的
RTL
,多应用于运算逻辑主导的设计。
路科验证
·
2020-08-15 11:04
SV语言与UVM应用
验证论文解读
路科验证
逻辑综合重点解析55题(Design Compiler篇)
逻辑综合的行为是将数字电路的寄存器传输级描述(
RTL
,RegisterTransferLevel)“综合”成门级网表(Gate-LevelNetlist)。
数字芯片实验室
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2020-08-15 10:24
python
java
linux
数据库
编程语言
Vivado的HLS (high-level synthesis) C/C++ 转化
RTL
但是用HDL语言开发神经网络过于复杂,利用Xilinx公司的高层次综合工具vivadoHLS开发
RTL
逻辑的IP核则可以降低开发难度。本文主要描述了如何使用vivadoHLS的基本功能。
cy413026
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2020-08-15 10:08
soc
Tools
FPGA、DSP处理器、C-To-FPGA流程
http://blog.sina.com.cn/s/blog_6018cf350100qkua.html基于传统手写
RTL
方法的FPGA设计流程通常会比DSP处理器上用软件实现的同类应用要花费更加多的工作量
changan2001
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2020-08-15 10:23
HLS
语言
工具
matlab
工作
fft
c
在龙芯1C单片机上使用ESP8266 wifi透传模块
当用作linux时,可以通过USBwifi模块
RTL
8192C,
RTL
8188ETV等,当作单片机用时,可以像STM32那样使用串口透传wifi模块,比如ESP8266wifi透传模块。
勤为本
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2020-08-15 10:48
龙芯1c裸机编程
我的第一篇博客 ---- vivado hls ug902 ---- Vivado HLS简介 (1)
我的第一篇博客——VivadoHLSug902文档-------VivadoHLS简介(1)HLSVivadoHLS能够将C、C++、SystemC语言描述的算法转换成
RTL
级电路,FPGA并行架构在性能
Fyyshh
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2020-08-15 10:28
vivado
hls
FPGA
Xilinx
ug871-vivado-high-level-synthesis-tutorial第4章lab1中文
给自己学习vivado-HLS留下痕迹---朱磊第四章接口综合概述接口综合是将
RTL
接口添加到C设计的过程。
zhulei5478565
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2020-08-15 10:40
ug871-vivado-high-level-synthesis-tutorial第二章lab1中文
本教程展示了如何使用优化指令把最初的
RTL
实现转化为低面积、高速度的
RTL
实现。实验1说明如何:·建立一个高层次综合工程(HLSproject)·在HLS设计流程中执行所有主要的步骤·验证C代码·创建
zhulei5478565
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2020-08-15 10:39
HLS-3for循环优化
一、对循环体的展开C语言的循环体都是折叠起来的,当综合后会顺序执行,映射到
RTL
的话就相当于一套电路被分时复用;进行展开的话就相当于是对电路的复制。
colorful_xx
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2020-08-15 10:06
HLS
基本运算单元的高层次综合:C/C++ to
RTL
本文以加法为例:[code]//----------------------------------------------------//adder.c//---------------------------------------------------voidadder(inta,intb,int*sum){*sum=a+b;}[/code][size=3][/size]HLS工具(Aut
changan2001
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2020-08-15 10:16
HLS
浅谈vivado HLS从C/C++到硬件描述语言转换
高层次综合(HighLevelSynthesis,HLS)是Xilinx公司推出的最新一代的FPGA设计工具,它能让用户通过编写C/C++等高级语言代码实现
RTL
级的硬件功能。
LLJ505
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2020-08-15 10:39
EDA
高级综合(high-level-synthesis,HLS):软件算法在FPGA上实现硬件加速的综合工具
HLS(high-level-synthesis):软件算法在FPGA上实现硬件加速的综合工具HLS(high-level-synthesis),高级综合,将C/C++/SystemC编写的软体算法综合成
RTL
Hk-
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2020-08-15 10:52
虹科FPGA-HLS
fpga
hls
hardware
算法
并行计算
Gcc 1.31 考古(三) 表达式 ast 和
rtl
快速概览
2019独角兽企业重金招聘Python工程师标准>>>在前一篇极其概略地描述了一个简单声明"intx"的生成ast的过程,此篇打算同样概略地描述一个简单表达式"x+2"的生成ast的大致过程.因为在表达式中会使用声明的变量,以及一些基本的tree_node树节点结构,所以先以一个简单声明开始的.实际上表达式"x+2"不能在C语言顶层(toplev)上书写,以及x需要实现声明,所以实际最简单的出现该
weixin_34368949
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2020-08-15 04:18
[Delphi]编译条件
万一博客,编译指令基础使用介绍:http://www.cnblogs.com/del/category/168694.htmlDelphi的版本区分:
RTL
的版本:Run-TimeLibrary运行时库
weixin_30808253
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2020-08-15 00:28
wordpress目录文件结构
文件名说明style.css主样式表,这个文件必须位于你的主题里面,而且必须在头部注释处写清楚你的主题的信息.
rtl
.cssrtl样式表。如果网站的阅读方向是自右向左的,他会自动被包含进来。
objui
·
2020-08-15 00:58
wordpress
WordPress常见模板文件列表
style.css主样式表,这个文件必须位于你的主题里面,而且必须在头部注释处写清楚你的主题的信息
rtl
.cssrtl样式表。如果网站的阅读方向是自右向左的,他会自动被包含进来。
玲曦
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2020-08-15 00:12
#
入门
4.29-每日一题-program和Module
答:加入program的目的是为了解决testbech和
rtl
信号可能产生的竞争冒险现象。
mu_guang_
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2020-08-14 18:55
每日一题
Verilog——if语句的优先级问题
Quartus综合出的
RTL
图认为,最高优先级的电路靠近电路的输出,输入到输出的延时较短;最低优先级的电路远离输出端,输入到输出的延时较长。
Vuko-wxh
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2020-08-14 14:39
#
Verilog知识专题
DC综合——学习笔记
电路综合的要求1.4.1综合脚本的要求1.4.2综合结果的要求二、DC综合的流程以及分步骤讲解2.1DC的启动与退出2.2DC综合流程2.2.1综合流程步骤具体内容1、设置综合环境:2、指定综合库文件:3、读取
RTL
zgezi
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2020-08-14 00:35
笔记
数字IC设计流程
数字IC设计流程基本流程概述数字IC设计流程数字前端1.架构/算法设计分析2.
RTL
实现3.CodingStyleCheck4.功能验证5.逻辑综合+DFT6.形式验证7.静态时序分析数字后端(待补充)
zgezi
·
2020-08-14 00:34
数字IC设计
摩文数字课程
systemC/TLM:peq的简单用法
在systemC/TLM编程中,peq是一个非常重要的工具,尤其是在模拟
RTL
中的pipeline等场景下,是必不可少的。
123axj
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2020-08-14 00:34
( 转)UVM验证方法学之一验证平台
在现代IC设计流程中,当设计人员根据设计规格说明书完成
RTL
代码之后,验证人员开始验证这些代码(通常称其为DUT,DesignUnderTest)。
weixin_33847182
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2020-08-13 21:19
关于芯片验证的感悟5
其中功能覆盖率反映的是DUT的输入接口(主要是寄存器)能够取到的值是否都一一遍历到了,特殊情况的寄存器的取值,我们还需要自己手动去造一个CASE来满足这个取值;一般功能覆盖率必须要达到100%覆盖;代码覆盖率反映DUT的
RTL
takeshineshiro
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2020-08-13 19:10
感悟
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