E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
rtl
卷积函数的FPGA实现(七)vivado系统集成与烧录
背景:已经输出IPcore为
RTL
,现在需要将相应的IPcore集成为系统并生成相应驱动。目的:集成IPcore为系统,并生成驱动。
祥瑞Coding
·
2020-08-24 17:44
FPGA
MTCNN
FPGA基础知识(十)DMA与AXI4总线
相关内容:FPGA基础知识(一)UG998中FPGA相关的硬件知识与基本结构FPGA基础知识(四)UG902
RTL
仿真与输出FPGA基础知识(六)UG586MermoyInterfaceSolutions
祥瑞Coding
·
2020-08-24 17:40
FPGA
FPGA基础知识
RTL
monitor的文件输出效率优化和研究
另一种是把rawdata存成文件后就返回到
RTL
侧。然后线下
harriszh
·
2020-08-24 16:50
simulator
verification
mmap
Android 本地化适配:
RTL
(right-to-left) 适配清单
本文首发自公众号:承香墨影(ID:cxmyDev),欢迎关注。一.序越来越多的公司App,都开始淘金海外,寻找更多的机会。然而海外市场千差万别,无论是市场还是用户的使用习惯,都有诸多的不同。当你接触一款出海App的时候,除了需要了解海外GoogleService的整个生态圈,还要做好不同语言的适配。语言适配最通用的做法就是根据不同系统语言设定,配置不同的语言资源(strings.xml),而其中比
plokmju88
·
2020-08-24 15:41
android
rtl
l10n
【Windows 程序设计 (美)Charles Petzold 第5版 珍藏版】
对C的标准运行时库(Run-TimeLibary,
RTL
)有所了解。3>安装一个适于进行Windows程序设计的32位C语言编译器和开发环境。
StartAoA
·
2020-08-24 14:09
【Windows
程序设计】
opus移植到freertos系统
硬件平台:cortex-M4F200MHZ平台(
RTL
8721DM)软件系统:FREERTOS编译器:Usingbuilt-inspecs.COLLECT_GCC=/home/kuili/sdk-amebad-beta_v5.3
比特人生
·
2020-08-24 14:05
使用开源
RTL
仿真器iverilog
前言linux下的硬件仿真工具VCS,NC,Questasim都是商业软件,如果想自己在自己机器上跑点小例子,那么通常人就需要去破解这些商业软件。这些年版权的意识越来越强,破解真不是一个好方法。不如使用一些开源的仿真器,来跑自己的小例子。本文要讲的iverilog是目前开源仿真器的不二选择。安装首先安装好git,如果没有就是官方网站直接下载压缩包后,再解压缩。gitclonehttps://git
harriszh
·
2020-08-24 13:34
verification
verilog
simulator
Andriod 笔记
如果在
RTL
布局模式下,该属性等同于android:layout_marginRight。
芒果儿1
·
2020-08-23 21:42
jquery 下拉框插件,实现智能补全,模糊搜索,多选
话不多说上效果图:模糊搜索广会自动补全所有带广的下拉选项.每个选中的可以单独删除.大神勿喷,给需要的朋友个帮助,话不多说,上代码:下拉框自动补全多选模糊搜索/*fixrtlfordemo*/.chosen-
rtl
.chosen-dr
weixin_34227447
·
2020-08-23 20:08
GNU Radio的hello world(转)
因此,为了接下来的内容是本文的第一个项目:测试
RTL
-SDR硬件源作准备,我们需要在Shell中执行sudognuradio-companion这样我们的GR小伙伴——
weixin_30919919
·
2020-08-23 20:00
JS获取下拉框被选中的value值
varrtl=document.getElementById("depFs1");//获取下拉框对象alert(
rtl
.options[
rtl
.selectedIndex].value);//获取被选中的值本文出自
释道儒
·
2020-08-23 19:41
web前台
福利来了,axure8.1注册码
UniversityofScienceandTechnologyofChina(CLASSROOM)Key:DTXRAnPn1P65Rt0xB4eTQ+4bF5IUF0gu0X9XBEUhM4QxY0DRFJxYEmgh4nyh7
RtL
@全栈小白
·
2020-08-23 17:49
软件安装
学习总结
netghost8.0 网络克隆介绍
多播拷盘都很感兴趣,但前一个网友没有提供下载的地址,我现在给大家提供一个下载点,并且附上一点说明,这个版本支持的网卡很多:3C90X、DCN530TX、DFE530TX、DLE530TX、IP100、PRO100、
RTL
8029
jakee
·
2020-08-23 17:30
工作
Gvim再认识
做为一名FPGA或者数字芯片设计人员,掌握vim是十分必要的,vim是编写代码的神器,使用vim来编写
RTL
代码会极大提高我们的效率,通过一些模板和规则的制作,vim也会让我们的代码看起来更加完美漂亮,
春哥笔记
·
2020-08-23 16:34
FPGA
vim
SystemVerilog:: always_comb, always_latch, always_ff
http://www.doulos.com/knowhow/sysverilog/tutorial/
rtl
/SynthesisIdiomsVerilogisverywidelyusedforRTLsynthesis
wyucca
·
2020-08-23 08:42
SystemVerilog
使用Quartus II进行FPGA实验之Switches, Lights, and Multiplexers
然后下载至硬件,有两种仿真方式:-功能仿真-时序仿真https://blog.csdn.net/alexanderrr/article/details/51615254QuartusII软件可以使用原理图形式和
RTL
早睡身体好~
·
2020-08-23 08:22
FPGA实验
作业2:用Verilog实现12进制计数器
1.新建工程文件2.新建Verilog文件,注意文件名称必须与工程相同,编写完成后的文件如下图所示通过TOOL工具栏的相关选项查看工程的
RTL
文件如下图所示通过建立VWF仿真文件,并且加入使能信号、时钟信号后观察仿真的结果如下图所示
浅陌风行
·
2020-08-23 05:06
FPGA的验证(Verification)
Iswhatispecifiedwhatiwanted”,即设计验证(确认),另一个关心的问题就是“iswhatiimplementedwhatispecified”,即实现验证一般来讲,验证的工作量较大,验证工程师的数量一般是
RTL
Jerry·pi
·
2020-08-23 05:36
FPGA
提高门级仿真效率
3.DFT验证,因为扫描链是在
RTL
合成之后插入的。4.时钟树综合。5.用于估计功耗的切换系数。6.
renzao_ai
·
2020-08-23 00:07
芯片
verilog-2001
systemverilog
硬件开源
SystemC助力
RTL
测试平台验证TLM模块
本文介绍开放式设计和验证语言SystemC,通过该语言可实现
RTL
测试平台的复用,降低验证成本,缩短验证时间。
yesky12
·
2020-08-23 00:52
CoWare在华推广ESL,助中国工程师绕过
RTL
设计
CoWare公司近日联合新益系统科技(NewPlus)在上海举办了名为“ESLDesignShow2005”的技术研讨会。来自华东地区包括杭州士兰微电子、上海贝尔阿尔卡特、上海展讯等公司的近百名工程师参加了这次会议。这是该公司第一次在中国举行这样的活动。CoWare公司不久前在上海成立了地区技术支持中心。CoWare公司是美国著名的电子系统级(ESL)芯片设计和验证方法学软件供应商。它提供通过建立
yesky12
·
2020-08-23 00:20
IC设计通过system c 建模和
rtl
级的有什么区别
描述抽象层次可以分为算法级(ALM)、系统结构级(SAM)、事务级(TLM)和
RTL
;标准的C/C++可以对系统的算法进行描述,但是无法模拟硬件的并发性行为,即无法评估硬件系统架构。Sys
长弓的坚持
·
2020-08-22 23:28
数字IC设计
基于UOS的离线仓库部署
Loongson-3AR3(Loongson-3A3000)@1450MHz内存容量:8GB类型:Speed:硬盘类型:容量:256GB网卡厂商:RealtekSemiconductorCo.,Ltd型号:
RTL
8111
统信软件技术有限公司
·
2020-08-22 23:50
国产操作系统UOS的前世今生
Linux入门
16口交换机的芯片方案-
RTL
8316E
本文分享一下16口交换机的芯片方案-
RTL
8316E,纯硬件,无需EEPROM及单片机配置,这个方案是经过打板验证过的。先前需要用的16口百兆交换机芯片,移植到我的板子上面。
硬件工程师炼成之路
·
2020-08-22 23:19
交换机
RTL
行为级仿真、综合后门级功能仿真和时序仿真
数字电路设计中一般有源代码输入、综合、实现等三个比较大的阶段,而电路仿真的切入点也基本与这些阶段相吻合,根据适用的设计阶段的不同仿真可以分为
RTL
行为级仿真、综合后门级功能仿真和时序仿真。
weixin_34216196
·
2020-08-22 23:34
Gate level Simulation(门级仿真)
网标仿真的目的是检查
RTL
仿真和综合后的一致性(logicEquivalencecheck),由于网标仿真非常慢,所以网标仿真不充
weixin_34100227
·
2020-08-22 23:58
行为级和
RTL
级的区别(转)
鉴于这个区别,
RTL
级描述的目标就是可综合,而行为级描述的目标就是实现特定的功能
weixin_30587025
·
2020-08-22 23:36
FPGA功能仿真,门级仿真,后仿真的区别
前言分清楚各种仿真间的关系,工具采用quartusprime16.0,仿真工具采用modelsim10ae版;项目:led_display;流程1.
RTL
行为级仿真:也叫功能仿真,这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的正确性
weixin_30514745
·
2020-08-22 23:35
关于后仿
/
rtl
/post_sim/U_sramc.sdf",u_top,,"sdf.log",);end`endif3.x信号的来源a.未初始化的信号,如一些memorymodel,cloc
335046781
·
2020-08-22 23:54
验证的方法篇之五:硬件加速
同时,由于仿真速度的限制,一些真实的用例也无法在
RTL
级仿真很快地呈现结果,这种困难在硅后软件测试发现问题反馈给硅前硬件团
OnePlusZero
·
2020-08-22 22:03
IC_Verification
ASIC验证概述
0.前言1.验证流程(flow)2.验证平台的组成3.验证方法之黑白灰盒4.通用型目录结构0.前言一个ASIC完整的设计流程如下图,包括需求-架构-
RTL
设计-验证-综合-STA-DFT-物理验证。
qq_40946355
·
2020-08-22 22:59
数字IC:从前端到后端
处女项目后关于IC验证经验的总结
验证工作根据设计规范(specification)进行,详细的spec是
RTL
代码编写工作的依据,也是验证工作的依据。
limanjihe
·
2020-08-22 22:28
数字IC设计流程及详解
后仿真能否被形式验证(Formal Verification)和静态时序分析(Static Timing Analysis)所取代
以
RTL
级设计为仿真对象的前仿真,主要是验证电路的逻辑功能,信号的跳变是瞬时完成的,因此只能在功能上证明设计的正确性,而无法证明在实际电路中逻辑功能仍然正确。门级仿真是对
RTL
代码综合并布
istone107
·
2020-08-22 21:30
IC
当我们做后仿时我们究竟在仿些什么
所谓门级(gatelevel),是和
RTL
(registertransferlevel)相对应的。
白山头
·
2020-08-22 21:56
ELS电子系统级FPGA设计
电子系统级(ESL)设计是指进化的设计与验证方法,与当前的主流寄存器传送层级(
RTL
)相比,该方法始于更高级别的提取。
changan2001
·
2020-08-22 21:19
HLS
电子系统级设计(ESL):现实还是涂有外表之物
还有一些人会说ESL是优于寄存器传输级(
RTL
)的更高的抽象层次。当然,我们应该注意到ESL并不一定意味着设计工具
bgqsl11
·
2020-08-22 21:30
ESL
FPGA学习笔记——计数器
2、能够记录的最大值为计数器的模3、基本原理是将几个触发器按照一定顺序连接起来,根据触发器的组合状态,按照一定技术,随着时钟脉冲的变化记录时钟脉冲的个数4、根据输出端的接线方式可以实现不同进制的计数器
RTL
alyone
·
2020-08-22 21:43
学习笔记
RTL
8188CUS驱动程序编译步骤
说明出于学习的目的,需要在hi3518ev200平台上接入
RTL
8188无线网卡传输数据。本文记录自己对编译操作的步骤,以期望帮助到其它的初学者。
燕卫博
·
2020-08-22 21:08
驱动程序编译
RTL
行为级仿真(功能仿真)、综合后门级功能仿真(前仿真)和时序仿真(后仿真)的区别
数字电路设计中一般有源代码输入、综合、布局布线等三个比较大的阶段,而电路仿真的切入点也基本与这些阶段相吻合,根据适用的设计阶段的不同仿真可以分为
RTL
行为级仿真、综合后门级功能仿真和时序仿真。
隋边边
·
2020-08-22 21:58
FPGA
sdf文件反标
/
rtl
/post_sim/U_sramc.sdf
风起云涌66
·
2020-08-22 21:58
sdf文件
IC基础
RTL
级时序和面积优化(1)
这几天在做64*64的乘法器,综合的结果很不理想。所以就开始查关于时序与面积优化的资料,今天逛知乎的时候看到一篇文章,消化之后,特来分享。首先看下面的表达式(=代表阻塞赋值,<=代表非阻塞赋值)a,b,c,d,e,f均为位宽相同的数:out1=b+c+d+e+f;out2=a+c+d+e+f;out3=a+b+d+e+f;out4=a+b+c+e+f;out5=a+b+c+d+f;如果这样编码的话
IamSarah
·
2020-08-22 21:28
verilog
事务级建模标准将开启ESL设计之门
开放SystemC组织(OSCI)发布了面向硅IP的事务级建模标准,有望把芯片设计师带到比寄存器传输级(
RTL
)更高的抽象水平。
yesky12
·
2020-08-22 20:52
IC设计未来趋势:从
RTL
向ESL转移
为了达到设计收敛,EDA供应商正着手摈弃传统的寄存器传输级(
RTL
)设计方法,而向电子系统级(ESL)解决方案转移。
yesky12
·
2020-08-22 20:21
可自动完成ESL到
RTL
设计流程的SystemC工具面世
可自动完成ESL到
RTL
设计流程的SystemC工具面世新创公司SpiraTechLtd.最近发布了可以进行多级抽取的工具套件Cohesive,据称可以自动完成电子系统级(ESL)到
RTL
的设计流程。
yesky12
·
2020-08-22 20:21
维特比译码器(Viterbi Decoder)硬件架构(三)--硬件结构描述及
RTL
源代码
1.综述发展到现在,Viterbi译码器的硬件结构以及很成熟了。这里要描述的Viterbi译码器采用了一个成熟的规整化的硬件的硬件架构,可根据配置寄存器来对:LTE,NB-IOT及GSM/GPRS/EDGE中使用的卷积码进行译码。支持tail-bits和tail-biting两种形式。前向回溯的滑窗技术可以减小幸存路径的缓存器深度.可配的网格结构支持约束长度为4~7,编码效率为1/2,1/3,1/
wonder_coole
·
2020-08-22 20:45
IC
前端设计
Commuication
ESL方法学
ESL方法目前主要是想通过一个高级语言描述设计,然后生成
RTL
。为了解决可配置的设计的验证问题,需要在早期就要完成验证,好处是高级语言的验证更加快。
erqiic
·
2020-08-22 20:37
电子系统级设计(ESL):现实还是涂有外表之物
还有一些人会说ESL是优于寄存器传输级(
RTL
)的更高的抽象层次。当然,我们应该注意到ESL并不一定意味着设计工具
changan2001
·
2020-08-22 20:32
HLS
面向 FPGA 的 ESL 工具
这些工具及相关设计方法学一起被归类为电子系统级(ESL)设计,广泛地指从比目前主流的寄存器传输级(
RTL
)更高的抽象级别上开始的系统设计与验证方法学。
changan2001
·
2020-08-22 20:32
HLS
在SoC设计中采用ESL设计和验证方法
ESL设计是能够让SoC设计工程师以紧密耦合方式开发、优化和验证复杂系统架构和嵌入式软件的一套方法学,它还提供下游寄存器传输级(
RTL
)实现的验证基础。
yesky12
·
2020-08-22 20:46
Swift
RTL
(AR多语言)适配
他们的语言阅读习惯是
RTL
(right-to-left,从右往左),而其它地区的是LTR(left-to-right,从左往右)。因此除了语言外,UI也需要做对应的适配,才会符合阿拉伯人的使用习惯。
keking
·
2020-08-22 13:57
上一页
18
19
20
21
22
23
24
25
下一页
按字母分类:
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他