verilogHDL 第11页

基于FPGA的电子计算器设计（中）

导读本篇介绍了一个简单计算器的设计，基于FPGA硬件描述语言VerilogHDL，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。

FPGA技术江湖·2020-07-29 23:06

千兆网络PHY芯片 RTL8211E的实践应用（自我总结篇）

其同时负责适配硬件PHY的物理接口，组成物理层的通讯接口;硬件系统的功能可以通过VerilogHDL硬件描述语言在FPGA控制器内部来实现。当然也可以在FPGA控制器内，使用FPGA提

livslin16·2020-07-29 20:04

FPGA开发（二）第一个工程----------流水灯的实现

接下来我们新建一个VerilogHDL

Always Sun·2020-07-29 14:34

写自己的第二级处理器（3）——Verilog HDL行为语句

weixin_33979363·2020-07-29 12:07

三人表决电路——Verilog HDL语言

运用VerilogHDL进行设计，完善三人表决电路的功能描述风格代码，具备组合逻辑电路的设计仿真和测试的能力。相关知识逻辑原理三人表决电路中，当表决某个提案时，多数人同意，则提案通过；同时有一个人具有

MMagicLoren·2020-07-29 10:26

异步复位、同步释放

在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《VerilogHDL设计与验证》一书中关于复位的章节，可谓受益匪浅

weixin_30298497·2020-07-29 06:32

黑金Xilinx FPGA学习笔记（一）verilogHDL扫盲文-（1）

0.3RTL级和组合逻辑级笔者的眼中VerilogHDL语言建立的硬件模块可以分为有时钟源和无时钟源。有时钟源的意思是需要时钟信号作为操作最基本消耗单位，硬件模块才能执行。

枫_在路上·2020-07-29 06:24

FPGA实验三——计数器、波形仿真、SignalTap

1.设计一个0-17的计数器实验要求：当计数值为17的时候，OV输出1，其他输出0①例化子模块（VerilogHDL代码）moduleADD_17(clk,OUT,OV);inputclk;outputreg

puff_baby·2020-07-29 06:13

FPGA基础实验：计数器设计、波形仿真、SignalTap调试

1，其他输出0，注意设定合理的信号位宽实验二：针对以上计数器，修改输出逻辑，当计数值为0-8时，OV输出0,9-17时OV输出1实验三：对实验二用SignalTap验证实验一：1、计数器模块例化程序（VerilogHDL

北方爷们·2020-07-29 06:13

FPGA学习笔记1

FPGA学习笔记1一、Verilog语言VerilogHDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能

qq_45119962·2020-07-29 06:46

Verilog HDL学习笔记（1）_LED_3-8/4-16译码器

CSDN的Markdown不支持Verilog语法高亮(lll￢ω￢),代码段颜值大幅下降VerilogHDL1.led_test设计文档：仿真文档:易错点总结2.3-8译码器、4-16译码器的实现3-

JCMLSY·2020-07-29 04:46

用Verilog HDL语言设计可综合的状态机的指导原则

用VerilogHDL语言设计可综合的状态机的指导原则:因为大多数FPGA内部的触发器数目相当多，又加上独热码状态机（onehotstatemachine)的译码逻辑最为简单，所以在设计采用FPGA实现的状态机时往往采用独热码状态机

FPGA Scholar·2020-07-28 21:05

大学生集成电路设计大赛资源

全国大学生集成电路创新创业大赛集成电路EDA设计精英挑战赛书籍：《VerilogHDL数字设计与综合》（第二版）（本科教学版）《数字逻辑基础与Verilog设计》（原书第3版）《数字设计和计算机体系结构

海岛Blog·2020-07-28 12:51

Verilog 有限状态机1011完整代码

VerilogHDL语言有限状态机测试1011完整代码modulestate1011(clk,in,rst_n,out);inputclk;inputrst_n;inputin;outputregout

Fightingya~·2020-07-28 10:59

linux下的EDA——VCS使用

所用Linux系统为openSUSE64位，软件为VCS2012在Linux下对verilogHDL进行功能仿真时非常必要的，下面提供两种常见方式。

moon9999·2020-07-28 03:48

Verilog HDL语言学习笔记

VerilogHDL语言一．Verilog是什么？

littletigerat·2020-07-28 02:32

Verilog三段式状态机描述（转载）有自己理解的部分

状态机采用VerilogHDL语言编码，建议分为三个always段完成。

七水_SevenFormer·2020-07-28 01:27

比较好的三段式状态机verilog范例

状态机采用VerilogHDL语言编码，建议分为三个always段完成。

blue0432·2020-07-27 19:32

Verilog HDL语言中always敏感信号对比分析

VerilogHDL语言中always敏感信号对比分析张稳稳[本文转自：www.dylw.net]（西安邮电大学电子工程学院，陕西西安710121）摘要：为了高效地利用VerilogHDL语言中always

USB_ABC·2020-07-27 17:09

[转]Verilog三段式状态机描述

状态机采用VerilogHDL语言编码，建议分为三个always段完成。

Sean_92·2020-07-27 17:49

有限状态机(FSM)设计原理

1概述2状态机的描述方法3FSM的状态编码4FSM的VerilogHDL设计的基本准则及有限状态机设计的一般步骤基本准则一般步骤5设计举例51一段式onealwaysFSM52三段式three-alwaysFSM53

碎碎思·2020-07-27 16:16

Verilog HDL三种基本描述方式-结构化描述

当我们使用VerilogHDL代码来描述硬件功能的时候，可采用三种不同方式或混合方式对设计进行建模，这些方式包括：结构化方式—使用门和模块实例语句描述建模；数据流方式—使用连续赋值语句方式建模；行为描述方式

硬件嘟嘟嘟·2020-07-15 15:25

Verilog学习：结构要求与循环语句

目录基本要求：模块变量线网型变量wire寄存器类型reg循环语句forever语句repeat语句while语句for语句基本要求：1）VerilogHDL程序是由模块组成。

yiyang14·2020-07-15 11:52

Verilog入门——Quartus2基础使用

NewProjectWizard"3、点击Next4、选择工程存储路径5、输入工程名字6、点击Next7、选择fpga类型和型号，根据自己的板子型号选择8、一路Next，直到finish9、到此一个新工程就创建完成了10、新建一个VerilogHDL

weixin_34007879·2020-07-15 04:17

用VerilogHDL编写的可调占空比的PWM波形设计

既然是PWM，当然需要占空比可调，我选用的是CycloneII系列的FPGA，使用50MHz的时钟源。开发板如下图：通过开发板上的K2，K1键控制PWM的大小，具体是如何实现的呢？系统采用50MHz的晶振作为时钟源，设定PWM的周期为1ms,也就是说计数器需要计数50000次，计数器一旦大于50000，自动清零，并重新进行下一轮的计数。在这50000次计数中，可以设定n（0=50000)11cou

weixin_30399871·2020-07-15 03:16

Vivado2015长时间使用至2037年

Vivado2015可长时间使用教程前言Vivado下载与安装Vivado下载安装步骤license下载与使用license下载链接使用教程结尾前言大二下学期选了一门专业选修课----VerilogHDL

Chu_Wang·2020-07-14 16:38

vivado使用心得（吐槽）

这个学期主要是用vivado写CPU，用verilogHDL硬件编程语言，预计这个学期也会遇到各种各种坑，所以打算把每个坑都记录下来，算是记录一下遇到的各种问题和解决方案。

有些时候甚至幼稚·2020-07-14 12:42

`include在Verilog中的应用

VerilogHDL语言提供了`include命令用来实现"文件包含"的操作。

diaoguo3370·2020-07-14 09:21

【 FPGA 】序列检测器的Mealy状态机实现

VerilogHDL代码为：`timescale1ns/1ps/////////////////////////////////////////////////

李锐博恩·2020-07-14 05:47

全过程实现一个最简单的FPGA项目之PWM蜂鸣器控制

目录简单介绍：设计思路VerilogHDL硬件语言描述：语言检测引脚分配综合实现器件配置时间不饶人，我快速记录一下这个过程吧。

李锐博恩·2020-07-14 05:16

Verilog 中 function 的使用

在VerilogHDL语法中也存在函数的定义和调用。1．函数的定义函数通过关键词function和endfunction定义，不允许输出端口声明（包括输出和双向端口），但可以有多个输入端口。

Upsame·2020-07-14 04:47

ISE Text Editor与notepad++之中文乱码解决方法

我用的比较多的是notepad++，经常用它来编写VerilogHDL代码。某天，我用ISE自带的编辑器对它进行打开

Chauncey_wu·2020-07-14 04:17

vivado仿真设计流程

1.建立工程2.添加源文件，运用verilogHDL描述电路3.综合，产生网表，直观的门级电路描述4.仿真需要编写激励源一般模式：添加一个.v文件，编写模式moduletest_top;/*输入定义为reg

魔亦有道·2020-07-14 02:49

verilog 语言实现任意分频

下面以VerilogHDL语言为基础介绍占空比为50%的分频器

小幸运0826·2020-07-13 21:38

IC设计经典书籍

《VerilogHDL高级数字设计》中文版和原著。这本书本人以为是讲Verilog方面的最好的一本书，看完此书后，相信大家的code水平会有很大提高。

ivy_reny·2020-07-13 06:55

VerilogHDL二分频代码

VerilogHDL二分频代码①二分频代码moduleFP2(inputclk,outputregclk_s);initialclk_s<=1'b0;//初始化always@(posedgeclk)//

grace_fight·2020-07-13 05:25

组合逻辑电路和时序逻辑电路

使用VerilogHDL描述逻辑电路通常有3种表达方式：assign、always和门原

tomorrowNeverComes·2020-07-13 04:02

Verilog组合逻辑和时序逻辑的比较

VerilogHDL语言分为面向综合和面向仿真两大类语句，且可综合语句远少于仿真语句，读者可能会有可综合设计相对简单的感觉。

长弓的坚持·2020-07-12 23:06

IC设计流程(zz)

1.使用语言：VHDL/verilogHDL2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys

weixin_30677073·2020-07-12 06:47

第一次接触FPGA至今，总结的宝贵经验

后来读研究生，工作陆陆续续也用过QuartusII、FoundaTIon、ISE、Libero，并且学习了verilogHDL语言，学习的过程中也慢慢体会

shaobojiao·2020-07-11 22:48

CPU设计之三——VerilogHDL 开发流水线处理器（支持50条指令）

CPU设计之一——VerilogHDL开发单周期处理器（支持10条指令）CPU设计之二——VerilogHDL开发流水线处理器（支持42条指令）所有代码和参考文件已经上传至github：https://

彼岸Ç花未开·2020-07-11 12:39

CPU设计之二——VerilogHDL 开发流水线处理器（支持42条指令）

CPU设计之一——VerilogHDL开发单周期处理器（支持10条指令）CPU设计之三——VerilogHDL开发流水线处理器（支持50条指令）所有代码和参考文件已经上传至github：https://

彼岸Ç花未开·2020-07-11 11:44

我的 FPGA 学习历程（15）—— Verilog 的 always 语句综合

在本篇里，我们讨论Verilog语言的综合问题，VerilogHDL(HardwareDescriptionLanguage)中文名为硬件描述语言，而不是硬件设计语言。

djo26041·2020-07-11 05:18

【杂谈】FPGA之路——Verilog与编辑器的那些事儿

与Notepad++」「Verilog与SublimeText3」「Verilog与VSCode」「Verilog与Vim」「重拾旧爱Notepad++」「打造专属的编辑器」「历经磨难“终得利器」前言VerilogHDL

X-ONE·2020-07-10 23:27

IC设计流程

1.使用语言：VHDL/verilogHDL2.各阶段典型软件介绍：输入工具：SummitSummit公司仿真工具：VCS,VSSSynopsys公司综合器：DesignCompile,BCCompileSynopsys

Augusdi·2020-07-10 20:41

CPU设计之一——VerilogHDL 开发单周期处理器（支持10条指令）

CPU设计之二——VerilogHDL开发流水线处理器（支持42条指令）CPU设计之三——VerilogHDL开发流水线处理器（支持50条指令）所有代码和参考文件已经上传至github：https://

彼岸Ç花未开·2020-07-10 15:30

FPGA资料大全

VerilogHDL那些事儿_时序篇—建模篇—建模篇.链接：https://pan.baidu.com/s/1n2x3JTYWdTwfJkqOhwO2cA提取码：gdna《AlteraFPGA／CPLD

light6776·2020-07-10 10:50

【连载】 FPGA Verilog HDL 系列实例--------七段数码管扫描显示

【连载】FPGAVerilogHDL系列实例VerilogHDL之七段数码管扫描显示原理：一般来说，多个数码管的连接并不是把每个数码管都独立的与可编程逻辑器件连接，而是把所有的LED管的输入连在一起。

weixin_30371875·2020-07-10 06:47

UltraEdit中verilog HDL语法高亮显示

1.下载VerilogHDL语法高亮文件VerilogHDL关键字将用不同色彩标出，便于识别。verilogHDL语法高亮文件下载地址为http://www.

卢阳·2020-07-09 15:55

7天搞定FPGA精录&总结Episode.1 认识工具，掌握基础【基于Robei及VerilogHDL】

芯片是我国的痛，尤其是这几年。最近有段时间坐下来静静思考这个问题，有些想法，所以开篇P1的引言稍微要长一些。我起初在布克书店看书的时候，也完全没有敢想过七天学会FPGA这个东西。之前我们的课程上也布置了一些写代码的作业，基本上是一个头顶两个大的状态。所谓七天搞定FPGA这和七天挣他一个亿有什么区别。回家认认真真学习了之后才明白，想要快速熟知FPGA是不现实的。但是想要快速入门FPGA并不是一件难事

笙歌散尽·2020-07-08 22:49

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