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verilogHDL
基于Verilog HDL的异步FIFO设计与实现
基于
VerilogHDL
的异步FIFO设计与实现在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。
weixin_30544657
·
2022-05-18 09:03
如何学习verilog，如何快速入门？
VerilogHDL
是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
杰之行
·
2022-03-23 07:32
IC前端数字验证
verilog
verilog
时序逻辑电路设计与仿真
一、实验目的1、掌握时序逻辑电路的设计方法；2、掌握基于QuartusII集成开发环境的时序逻辑电路设计流程；3、熟练掌握
VerilogHDL
语言；4、熟练掌握DE2-115开发板的使用方法；二、实验任务及要求
小天才才
·
2021-10-11 10:19
课程学习资料
stm32
EDA
verilog
verilogHDL
实现pwm控制
用verilog实现PWM控制呼吸灯。呼吸周期2秒：1秒逐渐变亮，1秒逐渐变暗。系统时钟24MHz，pwm周期1ms，精度1us。系统时钟为24MHZ，精度为1us，则对24MHZ时钟进行分频为1MHZ，1MHZ对应周期为1us。采用计数器计数，如果计数器从0到23产生一个脉冲表示为1us。PWM周期为1ms。首先需要完成1ms控制信号，对1us所产生的脉冲信号计数，从0到9时为1ms，产生1ms
little_ox
·
2021-06-26 15:58
Verilog 语言简介
什么是Verilog语言Verilog一般指
VerilogHDL
。
finlu
·
2021-06-24 06:04
Vivado 2019.1 使用教程
参数verilog中参数传递与参数定义中#的作用第一个工程，多数表决器练习
VerilogHDL
练习题hdlbits网站上的做题笔记（5）组合逻辑：hdlbits网站上的做题笔记（4）
繁星伴晚安
·
2021-05-22 16:19
计算机组成原理
从当初汇编到C语言入手学习，到如今接触FPGA开发已然十年
后来读研究生，工作陆陆续续也用过QuartusII、FoundaTIon、ISE、Libero，并且学习了
verilogHDL
语言，学习的过程中也慢慢体会
小辰带你看世界
·
2021-04-24 10:16
Verilog HDL循环语句简介
2.01
VerilogHDL
循环语句简介2.1.1本节目录第一，章节目录；第二，前言；第三，FPGA简介；第四，
VerilogHDL
循环语句简介；第五，结束语；2.1.2本节引言给FPGA一个支点，它可以撬动整个数字逻辑
宁静致远future
·
2021-01-02 00:38
FPGA锲而不舍
verilog 设计一个电子钟
VerilogHDL
设计一个电子钟基于
VerilogHDL
设计电子钟，能够进行正常计时，时间调整，时间复位的模式选择。
老阔丶啊～疼
·
2020-12-24 16:46
笔记
verilog
编程语言
write函数_Verilog语法之十二：系统函数和任务
VerilogHDL
语言中共有以下一些系统函数和任务：$bitstoreal,$rtoi,$display,$setup,$finish,$skew,$hold,$setuphold,$itor,$strobe
weixin_39665847
·
2020-12-11 16:25
write函数
VARON设计流程及示例
VARONIP用RTL（
VerilogHDL
）编写。这允许用户将VARONIP导入到
VerilogHDL
或VHDL编写的用户设计和环境中。
虹科FPGA
·
2020-10-10 12:38
#
VARON
fpga
IP核开发流程
IP核开发指南编写开发指南一般包括以下几个部分：目录结构管理规范；可交付项规范；文档结构规范指南；文档书写标准；验证平台开发指南；
VerilogHDL
编码指南。
ShareWow丶
·
2020-09-16 23:21
FPGA设计从硬件到软件
Verilog-移位操作（算术右移与逻辑右移）
Verilog-移位操作（算术右移与逻辑右移）写在前面MIPS文档中的指令介绍算术右移与逻辑右移及其Verilog语言区别算术左移与逻辑左移写在前面在计算机组成原理课程设计-
VerilogHDL
流水线处理器开发中涉及到了如下两条指令
sunzhihao_future
·
2020-09-16 03:58
Verilog
逻辑右移
算术右移
流水线处理器设计
用verilog HDL实现数字基带信号的2FSK调制
2FSK的介绍可以参考：https://blog.csdn.net/qq_39148922/article/details/84337730下面介绍
verilogHDL
的源代码moduleFSK(inputclk
紫卓执守
·
2020-09-15 20:44
HDL为什么要有可综合和不可综合两种代码
VerilogHDL
和VHDL相比有很多优点，有C语言基础的话很容易上手。
奥利奥冰茶
·
2020-09-15 11:06
FPGA
嵌入式
FPGA数字信号处理（三）串行FIR滤波器Verilog设计
（二）并行FIR滤波器Verilog设计”https://blog.csdn.net/fpgadesigner/article/details/80594627的基础上，继续介绍串行结构FIR滤波器的
VerilogHDL
FPGADesigner
·
2020-09-15 04:50
FPGA
数字信号处理
Verilog基本语法——运算符和表达式
本文是Verilog学习笔记，参考于《XilinxFPGA开发实用教程》和夏宇闻老师的Verilog经典教程系列在
VerilogHDL
语言中运算符所带的操作数是不同的，按其所带操作数的个数运算符可分为三种
Zach_z
·
2020-09-14 06:34
Verilog
quartus更改自带编辑器
使用VSCode替换quartus自带编辑器（1）下载VSCode“https://code.visualstudio.com/”（2）安装
VerilogHDL
插件，选择下载人数最多的那个就行（3）打开
weixin_42982290
·
2020-09-13 20:53
经验分享
基于Verilog HDL的模60BCD码计数器设计
基于
VerilogHDL
的模60BCD码计数器设计最近学习了
verilogHDL
语言，自己写了一个模60的计数器，计数编码是BCD码，可置位复位，带进位输出，代码如下modulecounter_60(clkin
惟有饮者留其名
·
2020-09-13 18:09
Verilog
Verilog HDL 验证代码的基本要点；验证方法分类
VerilogHDL
验证代码的基本要点；验证方法分类验证的基本要点：完备性：验证需要覆盖要求的功能。复用性：测试代码具有一定的可复用性。高效性：最好可以多多使用可自动操作的方法（方法不唯一）。
易逍遥D
·
2020-09-13 17:25
Verilog学习经验
verilog
基于Verilog语言设计移位计数器和模50的计数器。
基于
VerilogHDL
语言设计移位计数器和模50（十进制）计数器。
易逍遥D
·
2020-09-13 17:24
Verilog学习经验
verilog
Verilg 2001相对于Verilog 1995的改进
VerilogHDL
作为描述电子电路行为和结构的一种语言，其实是一种IEEE标准(IEEEStd.1364-1995).在IEEEStd.1364-1995标准的基础上,又发展出了VerilogIEEE1364
xiaqiang2006
·
2020-09-13 17:59
硬件设计/CPLD/FPGA
【转载】verilog中的timescale用法
timescale是
VerilogHDL
中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。
mushiheng
·
2020-09-13 15:25
Testbench编写指南（1）基本组成与示例
下面是一个标准的HDL验证流程：TestBench可以用VHDL或Verilog、SystemVerilog编写，本文以
VerilogHDL
为例。FPGA设计必须采用
FPGADesigner
·
2020-09-13 15:38
FPGA
testbench
【FPGA】FPGA中的缓冲与驱动那些事
目录转载说明原文精彩片段缓冲：驱动：转载说明为解决问题而学习才是由效率的，今天重新看了以前的那个项目的
VerilogHDL
程序，到现在我还没有弄明白细节，只有慢慢蚕食。
李锐博恩
·
2020-09-13 11:56
Verilog/FPGA
实用总结区
FPGA/Verilog技术基础与工程应用实例（李勇等）——3.Verilog HDL设计进阶
VerilogHDL
设计的不同描述方式：门级描述、行为级描述、数据流描述数据流描述通过使用assign语句进行连续型赋值运算。主要针对于wire型变量。
T_J_S
·
2020-09-13 04:12
FPGA
【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？
最近用
VerilogHDL
设计了一个小电路，一个3分频的电路，用的是我刚接触FPGA时，别人告诉我的思路，没想到今天才发现有大问题？
李锐博恩
·
2020-09-13 04:03
#
《Verilog数字系统设计教程》（第4版）第1章思考题及答案
符合IEEE标准的硬件描述语言是
VerilogHDL
和VHDL两种。它们的共
Grady-Wang
·
2020-09-11 11:04
Verilog
verilog状态机
状态机采用
VerilogHDL
语言编码，建议分为三个always段完成。这是为什么呢？设计FSM的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的
wobrm_zxm
·
2020-09-10 21:06
verilog
基于FPGA的数字视频信号处理器设计（中）
《冈萨雷斯数字图像处理MATLAB版》中文版(第二版)电子版荐读：FPGA设计经验之图像处理基于FPGA的实时图像边缘检测系统设计（下）FPGA设计中
VerilogHDL
实现基本的图像滤
FPGA技术江湖
·
2020-09-10 16:51
FPGA项目开发经验分享
基于FPGA的数字视频信号处理器设计（下）
《冈萨雷斯数字图像处理MATLAB版》中文版(第二版)电子版荐读：FPGA设计经验之图像处理基于FPGA的实时图像边缘检测系统设计（下）FPGA设计中
VerilogHDL
实现基本的图像滤波处理仿真导读图像
FPGA技术江湖
·
2020-09-10 16:51
FPGA项目开发经验分享
基于FPGA的数字视频信号处理器设计（上）
《冈萨雷斯数字图像处理MATLAB版》中文版(第二版)电子版荐读：FPGA设计经验之图像处理基于FPGA的实时图像边缘检测系统设计（下）FPGA设计中
VerilogHDL
实现基本的图像滤
FPGA技术江湖
·
2020-09-10 16:50
FPGA项目开发经验分享
Verilog HDL 语法学习笔记
今天给大侠带来
VerilogHDL
语法学习笔记，话不多说，上货。关于详细的VHDL语法以及
VerilogHDL
语法可参见往期文章。
FPGA技术江湖
·
2020-09-10 16:19
FPGA学习系列
fpga
verilog
HDL语法
Arduino,FPGA,51单片机，STM32，MSP430使用区别
LED电路连接图如下：1，arduino点亮LED使用arduinoIDE程软件进行编程，代码如下：（默认）2，FPGA点亮LED代码（使用50Mhz晶振，
VerilogHDL
语言）3，51单片机编写LED
liuxianfei0810
·
2020-09-10 14:25
arduino
单片机类
FPGA
Verilog HDL语法-任务和函数
VerilogHDL
语法-任务和函数任务任务的定义任务的调用函数函数的定义函数的调用任务与函数的区别
VerilogHDL
中通过task和function关键字来声明任务和函数。
jaw_jin
·
2020-08-25 23:34
Verilog
HDL
verilog
cordic算法详解
转载自小一休哥的文章：http://blog.csdn.net/qq_39210023/article/details/77456031目前，学习与开发FPGA的程序员们大多使用的是
VerilogHDL
大写的ZDQ
·
2020-08-25 08:51
FPGA
verilog
算法
fpga
Synopsys工具介绍转载
Synopsys工具介绍转载VCS是编译型Verilog模拟器，它完全支持OVI标准的
VerilogHDL
语言、PLI和SDF。
罐头说
·
2020-08-24 19:20
【 Verilog HDL 】基本运算逻辑的Verilog HDL 模型
加法器用
VerilogHDL
来描述加法器是相当容易的，只需要把运算表达式写出就可以了，见下例。
李锐博恩
·
2020-08-24 13:14
Verilog/FPGA
实用总结区
Quartus II modelsim使用与testbench编写
下面是如何使用modelsim进行时序仿真的步骤：建立工程led0_module.qpf，输入让led灯翻转的
VerilogHDL
。源代码和后面要使用到的testbench在下面链接中。
Marvin_wu
·
2020-08-23 08:01
关于Verilog HDL的一些技巧、易错、易忘点（不定期更新）
本文记录一些关于
VerilogHDL
的一些技巧、易错、易忘点等（主要是语法上），一方面是方便自己忘记语法时进行查阅翻看，另一方面是分享给大家，如果有错的话，希望大家能够评论指出。
weixin_33736832
·
2020-08-23 07:47
【连载】 FPGA Verilog HDL 系列实例--------8-3优先编码器
VerilogHDL
之8-3优先编码器原理：在数字系统中，常常会有几个部件同时发出服务请求的可能，而在同一时刻只能给其中一个部件发出允许操作信号。
weixin_30346033
·
2020-08-23 07:54
【连载】 FPGA Verilog HDL 系列实例--------4位二进制加减法计数器
【连载】FPGAVerilogHDL系列实例
VerilogHDL
之4位二进制加减法计数器一、原理计数器是数字系统中用的较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时等功能。
weixin_30257433
·
2020-08-23 07:18
【FPGA学习笔记】串口发送与接收模块设计
（草稿，未完成）一、串口通信基础1、RS232通信接口标准2、UART关键参数及时序图3、二、RS232通信电路设计1、三、
VerilogHDL
实现2、
Markov.然
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2020-08-23 07:37
嵌入式硬件
verilog 层次调用
VerilogHDL
:CreatingaHierarchicalDesignThisexampledescribeshowtocreateahierarchicaldesignusingVerilogHDL.Thefiletop_ver.visthetoplevel
JackyTode
·
2020-08-23 04:33
FPGA
Verilog专题（五）细说for与generate-for
VerilogHDL
是一种硬件描述语言，如果期望在代码中实现，则需要EDA工具将其翻译成基本的门逻辑，而在硬件电路中并没有循环电路的原型，因此在使用循环语句时要十分小心，必须时刻注意其可综合性。
Andy_ICer
·
2020-08-23 04:59
HDLBits_Verilog
FPGA学习
（一）
VerilogHDL
语法一、模块1、定义：一个电路模块/一种逻辑功能；2、命名规则：只能是字母，数字，"$"，或者’_’，且开头必须是字母或者”_”。
weixin_33736832
·
2020-08-22 23:04
FPGA学习笔记01——简单介绍与软件安装
p=21王建飞《你好FPGA一本可以听的书》蔡觉平《
VerilogHDL
数字集成电路设计原理与应用》正点原子《开拓者FPGA开发指南》FPGA发展专用集成电路ASIC（Application-SpecifticIntegratedCircuit
ngany
·
2020-08-22 22:52
FPGA学习笔记
ASIC开发设计流程
ASIC开发设计流程1.使用语言：VHDL/
verilogHDL
2.各阶段典型软件介绍：a)输入工具：SummitSummit公司b)仿真工具：VCS,VSSSynopsys公司c)综合器：DesignCompile
hemmingway
·
2020-08-22 21:09
ASIC
Verilog HDL基础之：条件语句
VerilogHDL
语言提供了3种形式的if语句。（1）无分支。语法形式：if（表达式）语句;例如：if（a>b）out1=int1;//若a大于b，将int1赋予out1（2）单级分支。
长弓的坚持
·
2020-08-22 20:13
每日一题-5.12-VHDL
12.下列不是
VerilogHDL
的关键字（C）A.beginB.endC.alwaysD.forVHDL里没有always,如果要表示时序，会用进程语句process(clk)
mu_guang_
·
2020-08-22 10:53
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