zynq

【TES710D】基于复旦微的FMQL10S400全国产化ARM核心模块

该款核心板的主芯片兼容XILINX的ZYNQ7010或ZYNQ7020系列FPGA。核心板上布了DDR3SDRAM、E
北京青翼科技·2023-10-17 06:24

Zynq7000 Soc的中断系统实验（一）

Zynq7000Soc的中断系统实验（一）Zynq7000的中断概述软中断使用Vitis软中断示例代码解读参考文档Zynq7000的中断概述zynq7000的三类中断类型如下图所示：显而易见，zynq这块
IMMUNIZE·2023-10-17 05:26

ZYNQ7000 #3 - Linux环境下在用户空间使用AXI-DMA进行传输

本文使用Petalinux搭建相关linux环境，在vivado中搭建了一个简单的PS->AXI-DMA->AXI-FIFO->AXI-DMA->PS的测试环路。使用了国外开源的xilinx_axidma操作库，完成了用户空间上的AXI-DMA传输。使用库相对来说更加方便容易上手，不需要过多的了解linux设备驱动中如何调用DMA进行传输目录0-引言1-准备工作2-建立petalinux工程3-配
AE_小良·2023-10-16 15:03

AXI-DMA ip 使用

参考：利用ZYNQSOC快速打开算法验证通路（4）——AXIDMA使用解析及环路测试-没落骑士-博客园实现PS与PL的高速数据传输，需要利用PS的HP接口通过AXI_DMA完成数据搬移。
swang_shan·2023-10-16 15:00

Vitis2021.2自定义IP无法编译BUG

platform无法完成build步骤，进而导致无法基于此platform创建applicationproject：ERROR:[Common17-48]Filenotfound:D:/Verilog/ZYNQprojects
月见团子tsukimi·2023-10-15 22:00

解决Xilinx Vitis的platform out-of-date

使用Vitis进行Zynq的TCP开发通信，建立Platform工程后，需要修改BSP设置，加入Lwip支持才能使用Lwip的函数，但在修改后，平台平台工程提示out-of-date，依然无法添加Lwip
dumpo·2023-10-15 22:27

vitis使用教程

学习记录在学习ZYNQ嵌入式开发的过程中，正点原子的教程是采用SDK，而我下载的vivado2020.1已经变成了vitis，所以写一这篇博客，方便后续查阅。
Alex-L·2023-10-15 22:27

中断：PL硬中断，基地址，优先级。

行动步骤：1.编写RTL文件，设置中断的触发条件和频率，将其封装成IP；2.配置BD，为上述IP提供CLK和RST，注意敏感列表；3.在zynqprocessor中配置中断号，分配中断号：PL终端号可选
NoNoUnknow·2023-10-15 21:48

中断：AMP 软中断的过程和GPIO中断差别

ZYNQ笔记（5）：软中断实现核间通信-咸鱼IC-博客园(cnblogs.com)ZYNQ基础----AMP核间软中断_zynq核间中断-CSDN博客相较于GPIO中断，省去了对中断触发敏感类型的配置（
NoNoUnknow·2023-10-15 21:48

Zynq双核通信和中断小结

实现Zynq的AMP，即两个内核的通信，主要包含以下主要内容：1.通信的实现手段，比较好的是通过共享地址来实现通信，比如XAPP1079中就设置了一个：#defineCOMM_VAL(*(volatileunsignedlong
NoNoUnknow·2023-10-15 21:18

FPGA学习笔记记录： FPGA学习笔记记录：初识

ZYNQ基础知识：传统的嵌入式SoC硬件系统架构：使用ARM作为主控，通过ARM的外设并行RAM类总线外挂FPGA，使用FPGA来做高
LiuJieIDBD·2023-10-14 06:50

ZYNQ | AXI DMA数据环路测试

利用AXIDMA进行批量数据环路的测试背景软硬件平台原理概述工程搭建1.新建一个vivado工程2.创建blockdesign①zynqip核的添加与配置②AXIDMAip核的添加与配置③AXI4-StreamDataFIFO
褪色者Ash·2023-10-14 02:04

S02-CH21 利用AXI DMA进行批量数据环路测试

软件版本：VIVADO2017.4操作系统：WIN1064bit硬件平台：适用米联客ZYNQ系列开发板米联客(MSXBO)论坛：www.osrc.cn答疑解惑专栏开通，欢迎大家给我提问！！
yundanfengqing_nuc·2023-10-14 02:04

第十一节，ZYNQ的AXI_DMA的使用

ZYNQ的AXI_DMA的使用1DMA控制器架构原理AXIDMA:官方解释是为内存与AXI4-Stream外设之间提供高带宽的直接存储访问，其可选的scatter/gather功能可以将CPU从数据搬移任务中解放出来
youbin2013·2023-10-14 02:33

ZYNQ小实验：1.利用AXI DMA loop 环路测试

前言：一个基本的DMA环路搭建，通过PS端控制DMA对DDR数据的读写和校验，完成环路测试基本流程：PS端ARM将数据发送给DDR。PS控制DMA，使DMA通过数据通道读取DDR中的数据；DMA将读取到的数据传给FIFO。FIFO将数据传输给DMA；PS控制DMA，使DMA通过数据通道将数据写入DDR中。传输校验，对比接收数据与发送数据是否一致。原理介绍：AXI：AXI（AdvancedeXten
风行者199765·2023-10-14 02:03

AXI DMA使用解析及环路测试

一、AXIDMA介绍本篇博文讲述AXIDMA的一些使用总结，硬件IP子系统搭建与SDKC代码封装参考米联客ZYNQ教程。
AE_小良·2023-10-14 02:03

ZYNQ 7020内核kernel源码解析

**XilinxZYNQ7020ARM内核kernel源码解析**还记得2018年的时候，kernel还是4.9.0，到了2022变成了5.15了，三年疫情过去了，我们的技术一直在精进。
landyjzlai·2023-10-14 02:38

MS5611的ZYNQ驱动试验之一 分析

0，MS5611框图1，原理图项目需要用到MS5611气压计模块，原理图很简单明了，如下：这里PS接GND是SPI接口模式，PS接VDD是I2C接口模式。我在设计原理图时候直接设置成了SPI模式，当然这个SPI不是纯粹意义的SPI接口，后面会有展开说。2，关于MS56111，支持SPI模式和I2C模式其中现在网络上大量存在的代码基本都是I2C接口的。SPI接口占用线多但是有一个好处就是明确的延时。
mcupro·2023-10-13 21:45

在VIVADO下烧写ZC706板载FLASH的操作步骤

2，烧写过程是先在ZYNQ里的PS运行程序，之后接收电脑通过JTAG口发来的数据烧写到FLASH里面。这就要求除了要
mcupro·2023-10-13 21:15

MS5611的ZYNQ驱动试验之二 控制器功能考虑

这里我们考虑一下如何在ZYNQ里面实现，也就是规划PS和PL如何分工实现。一般这种有一定简单时序的外设控制器我们可以采用两个方式编写：1，用PL构造时序，做成所谓的加速器。
mcupro·2023-10-13 21:15

MS5611的ZYNQ驱动试验之三 控制器代码实现

1，归纳抽象我们上述分析归纳了实际上只需要三类操作1，执行命令操作。包含三个操作RESET转换D1转换D2。2，读出6个16位校准字。3，读出D1D2.其中第一条是阻塞的，也就是要等SDO为高后才能认为执行完毕并返回。上述三个操作我们都分别命名为ISSUE_CMD，RD_U16，RD_U24。2，有限状态机FSM是使用HDL在并行的硬件里面实现类似C语言那样串行执行指令的一种很好方式。我们考虑在C
mcupro·2023-10-13 21:09

zynq开发学习记录：Linux与rt-thread操作系统AMP运行

Linux+RT-Thread1.U-boot、Linux设备树修改memory{device_type="memory";reg=;};/*修改CPU0地址空间范围*/2.Linux内核启动参数，修改设置为SMP,CPU个数为1 bootargs"console=ttyPS0,115200maxcpus=1root=/dev/ramrwearlyprintk"3.编译u-boot、内核4.修改R
Surest·2023-10-12 20:10

【【萌新的SOC学习之GPIO学习 水】】

萌新的SOC学习之GPIO学习GeneralPurposeI/O通用I/Ozynq-7000SOCPS分为四大部分APUapplicationProcessorUintMemoryIO外设Interconnect
ZxsLoves·2023-10-12 18:12

基于Kintex-7 FPGA的CameraLink视频开发案例｜Kintex-7/ZYNQ，支持Base与Full模式

前言CameraLink协议CameraLink协议是一种专门针对机器视觉应用领域的串行通信协议，它使用低压差分信号(LVDS)进行数据的传输和通信。CameraLink标准是在ChannelLink标准的基础上多加了6对差分信号线，其中4对用于并行传输相机控制信号，另外2对用于相机和图像采集卡之间的串行通信(本质就是UART的两根线)。CameraLink标准的视频传输模式分为三种：Base模式
Tronlong创龙·2023-10-12 12:00

zynq-7000嵌入式linux移植教程,Xilinx zynq-7000系列FPGA移植Linux操作系统详细教程

Xilinxzynq-7000系列FPGA移植Linux操作系统详细教程一：前言最近手上压了一块米联客的Miz7035，一块xilinxzynq-7000系列的开发板，想着正好学习一下linux在ARM9
Stella Ding·2023-10-12 03:13

【TES720D】基于复旦微的FMQL20S400全国产化ARM核心模块

该款核心板的主芯片兼容XILINX的ZYNQ7010或ZYNQ7020系列FPGA。核心板上布了DDR3SDRAM、EMMC、
北京青翼科技·2023-10-11 13:40

zynqmp 设备树中断号描述在芯片中的对应

查看ug1085-zynq-ultrascale-trm.pdf13节interrupt中可以知道以下内容：可以看到实际IPI通道的中断号在芯片中标记的是61~67，PL端到PS端的中端号是group0
kissskill·2023-10-11 11:23

【【萌新的SOC学习之重新起航SOC】】

萌新的SOC学习之重新起航SOCZYNQPL部分等价于Xilinx7系列FPGAPS端：Zynq实际上是一个以处理器为核心的系统，PL部分可以看作是它的一个外设。
ZxsLoves·2023-10-10 23:50

一种超轻量级神经网络加速器实现

三验证网络模型：优化设计的YOLOV3FPGA硬件平台：ZYNQ7020性能：35FPS（150MHz）资源消耗7KLUT四参考文献[1]T
WEIKW·2023-10-10 22:50

基于zynq的千兆网udp项目_AC6102开发板千兆以太网UDP传输实验2

weixin_34071713的博客12-1669AC6102开发板千兆以太网UDP传输实验AC6102开发板千兆以太网UDP传输实验在核心线路AC6102开发板上，设计了具有GMII接口的千兆以太网电路.通过该以太网电路，用户可以将通过FPGA采集或操作获得的数据传输到PC或服务器等其他设备，或接收其他设备传输的数据并进行处理.接触过以太网的用户最应该了解TCP/IP协议.确实，在PC或嵌入式系
weixin_39586825·2023-10-09 09:21

PetaLinux @ Ubuntu20.04

PetaLinux支持ZynqUltraScale+MPSoC、Zynq-7000全可编程SoC，以及Micro
palzhj·2023-10-09 03:24

ZYNQ学习--DDSIP核

DDSCompiler（6.0）参考资料：可搜索VivadoDDSCompiler（6.0）模块使用Vivado的DDSCompiler（6.0）IP核参考手册注：创建工程省略IP核调用在IPCatalog中搜索DDS参数设置界面一、基础设置1、模式选择–(1)相位和波形数据(2)相位数据(3)波形数据2、系统时钟设置3、设置通道数4、模式选择，两种模式的区别在于参数计算的方式不同5、选择在Sys
伊丽莎白鹅·2023-10-08 06:53

ZYNQ学习--AXI4-Stream data FIFO && FIFO的ADDA实验

一、FIFO存储器是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个是存储器的输入口，另一个口是存储器的输出口。参考文档：AXI4-STREAMDATAFIFO的学习Vivado官方文档《pg085-axi4stream-infrastructure》--43页AXI4-StreamDATAFIFO《AXI4-Stream协议总结》设置界面两个部分：基础设置和AXIS信号设置
伊丽莎白鹅·2023-10-08 06:53

ZYNQ学习--AXI_Stream_FIFO

参考资料B站正点原子ZYNQ学习视频–SDK篇AXI4-StreamFIFOv4.2LogiCOREIPProductGuideZYNQ的硬核（PS部分）使用不多介绍，网上有很多教程，本文主要介绍AXI4
伊丽莎白鹅·2023-10-08 06:23

ZYNQ学习--PL 的LED 点亮实验

PL的"HelloWorld"LED实验参考文档《course_s1_ZYNQ那些事儿-FPGA实验篇V1.06》Vivado版本2018.3一、创建工程创建RTL工程，Targetlanguage选择
伊丽莎白鹅·2023-10-08 06:53

【嵌入式入门学习笔记】-- 一、Linux简介

中的特殊字符四、Linux常用命令目录前言一、Linux的发展二、各种Linux发行版本三、Linux体系结构3.1Linux操作系统的组件3.2Linux内核版本四、命令终端总结前言研究生期间一直在用ZYNQ7000
DUANDAUNNN·2023-10-04 21:02

zynq7000系列PS端GPIO初始化函数XGpioPs_LookupConfig()和XGpioPs_CfgInitialize()详解

前言  xilinx公司在设计这款芯片时就同步编写了ps端的函数库，我们在对zynq这款芯片进行开发，直接调用库函数就可以了。
Nina_小哥·2023-10-04 15:11

Linux之initd管理系统（海思、ZYNQ、复旦微）添加密码登录验证

设置root用户密码：passwd命令设置密码，即修改/etc/passwd文件一、串口提示输入用户名密码方法修改/etc/inittab方法一：增加：::askfirst:-/bin/login注释：#::respawn:/sbin/getty-LttyS000115200vt100-nroot-I"Autologinasroot..."方法二：注释：#::respawn:/sbin/getty
悠哉无忧·2023-09-30 03:56

ZYNQ PS-PL数据交互方式总结（好文）

目录一，中断：二，IO方式：MIOEMIOGPIO三，BRAM或FIFO或EMIF1，通过BRAM实现PL/PS之间交互2，通过AXI-StreamFIFO完成PS和PL部分的数据交互3，通过EMIF进行PS与PL间数据交互四，AXIDMA：PS通过AXI-lite向AXIDMA发送指令，AXIDMA通过HP通路和DDR交换数据，PL通过AXI-S读写DMA的数据。五，DDR3：通过对AXIHP接
一个早起的程序员·2023-09-29 05:03

PS与PL与PG082

参考（照抄+自己加点）：ZYNQPS-PL数据交互方式总结（好文）_axiemc-CSDN博客zynq_process是一个用于方便操作PS和PL通信的GUI。
NoNoUnknow·2023-09-29 05:02

wolfSSL5.6.3移植至ZYNQ(XC7Z010)记录

上篇文章主要描述了如何从源工程中将configure.ac转变为configure，并成功使其在Ubuntu上运行，此篇主要描述将其移植到嵌入式arm开发板上（在官方手册中有列举支持的硬件平台架构）。交叉编译1.解压源工程代码；2.进入目录wolfssl-master,将上文提到的build-aux文件夹全部复制到当前路径；3.依次执行如下命令，生成configure;/*解释见上篇或自行搜索*/
DIANZI520SUA·2023-09-27 10:40

高端Zynq ultrascale+使用GTH回环测试 提供2套工程源码和技术支持

这目录1、前言2、GTH高速收发器介绍GTH高速收发器结构参考时钟的选择和分配GTH发送端GTH接收端3、vivado工程详解4、上板调试验证5、福利：工程代码的获取1、前言Xilinx系列FPGA内置高速串行收发器，配有可配置的IP方便用户调用，按照速度等级和使用器件分别如下：GTP：Artix7使用，最大线速率6.6Gbps，之前写过一篇GTP实现板间视频传输的文章，参考链接：GTPGTX：K
9527华安·2023-09-26 19:52

【【萌新的SOC大学习之hello_world】】

萌新的SOC大学习之hello_worldzynq本次helloworld实验需要PS-PLConfiguration页面能够配置PS-PL接口，包括AXI、HP和ACP总线接口。
ZxsLoves·2023-09-26 11:24

ZYNQ学习笔记-LINUX篇-字符设备驱动控制AXI-GPIO

ZYNQ学习笔记硬件平台：zynq-7000&xc7z100ffg900-2linux开发平台：ubuntu16.04.4LTSzynq-linux内核：linux-xlnx-xilinx-v2017.4LINUX
Mliameikoo·2023-09-24 17:18

【【萌新的FPGA学习之初识ZYNQ】】

萌新的FPGA学习之初识ZYNQ进入21世纪，FPGA的发展进入了累积阶段。人们发现，FPGA的发展此时遭遇了瓶颈，因此单纯的提升FPGA的容量已经不能满足各类应用的需求。
ZxsLoves·2023-09-24 02:17

ZYNQ-多中断控制

目录前言ZYNQ中断中断分类PPI私有中断SGI软件中断SPI共享中断GIC通用中断控制器举例使用PS端的DMA中断和口接受中断基本配置PS_UART初始化和中断初始化DMA初始化和中断函数main.c
嘿嘿の·2023-09-24 01:40

[BD 41-1629] ＜/zynq_ultra_ps_e_0/SAXIGP3/HP1_QSPI＞ is excluded from all addressable master spaces.

[BD41-1629]isexcludedfromalladdressablemasterspaces.xilinxThisisnotanerror;it’sjusta(critical)warning.You’rebeingwarnedthatyourmaster(s)inthePLwillnotbeabletoaccesstheOCM.Ifyoudon’tneedOCMaccess,youca
黄埔数据分析·2023-09-23 19:02

Zynq AXI-ACP接口简介

ZYNQ中的AXI接口包含三个类型，共9个，主要用于PS与PL的互联。
黄埔数据分析·2023-09-23 19:01

FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”

本文主要介绍ZynqUltraScale+MPSoC系列器件的PS-PL之间互连的AXI总线接口。
黄埔数据分析·2023-09-23 19:31

【正点原子FPGA连载】 第三十三章 以太网ARP测试实验-摘自【正点原子】领航者ZYNQ之FPGA开发指南_V2.0

1）实验平台：正点原子领航者ZYNQ开发板2）平台购买地址：https://item.taobao.com/item.htm?
正点原子·2023-09-21 14:05
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