zynq

ZYNQ连载01-ZYNQ介绍

ZYNQ连载01-ZYNQ介绍1.ZYNQ参考文档：《ug585-zynq-7000-trm.pdf》ZYNQ分为PS和PL两大部分，PS即ARM，PL即FPGA，PL作为PS的外设。
lljwork2021·2023-10-30 08:28

zynq /vitis 应用笔记（1）

买了一块ZYNQ开发板Z7-NANO，开始了ZYNQ开发的苦难之旅。尽管按照厂商提供的开箱检查指南，将image拷贝到sd卡上插入板上后板子工作起来了。但是如何开发应用软件呢？
姚家湾·2023-10-29 21:42

【ZYNQ】XDMA PS端配置 -- 第一个“Hello World”

目录前言具体操作1从PL导出.xsa文件2将.xsa文件导入Vitis中3添加中断触发结束补充说明前言上一篇文章主要介绍了PL端XDMA的配置，这篇主要介绍PS端搭建设置具体操作Vivado2020.2与以往的Vivado版本不同需要手动关联.xsa文件，具体流程如下：1从PL导出.xsa文件生成bit文件后，ExportHardware，在这个界面下我们可以看到Vivado2020.2这个版本已
Openharmony初学者·2023-10-29 21:11

55_ZYNQ7020开发板SDK_下使用Free RTOS

一、实现Vivado工程为"freeos_test"本节开始搭建FreeRTOS实时操作系统运行环境，本实验以FreeRTOSHelloWorld举例，实现两个LED灯以不同的间隔持续闪烁。本实验基于“双核AMP的使用”工程，硬件环境不需要修改。二、新建工程，OSPlatform选择freetos901_xilinx三、选择FreeRTOSHelloworld举例四、生成后如下五、查看main.c
一米八零的昊哥·2023-10-29 21:10

ZYNQ 移植使用freeRTOS系统运行程序

ZYNQ可以移植多种操作系统，freeRTOS，RT-thread,wxworks，linux，UCOSII，这些操作系统可以单独运行，也可以使用openAMP双核模式两两组合运行，也可以和裸机SDK组合
寒听雪落·2023-10-29 21:38

ZYNQ FreeRTOS系统使用和固化

相对于复杂的Linux，FreeRTOS等实时操作系统给我们带来更灵活更方便的开发，更直接的和底层FPGA进行交互。1，新建工程，OSPlatform选择freertos901_xilinx2，本实验选择FreeRTOSLwipEchoServer示范3，下载界面设置，run
寒听雪落·2023-10-29 21:38

移植FreeRTOS到 Xilinx ZYNQ Microblaze IP核

1，运行环境vivado2019.2，win10,ZYNQ7000系列2，FreeRTOS官网源码下载https://www.freertos.org/,3，FreeRTOS是一个迷你的实时操作系统内核
寒听雪落·2023-10-29 21:38

zynq-fpga

vitis新建项目时报错failedtocreateplateformforapplicationproject报错报错原因报错anexceptionoccurredwhiletryingtoadddomain.failedtogeneratethebspsourcesfordomain.hsi55-1433报错原因文件名过长。将路径中较长的文件名修改短一点即可。并不是xsa文件有问题，因为viv
街角~云蝎·2023-10-29 20:06

ZYNQ UltraScale+ MPSoC Linux + ThreadX AMP玩法

ZYNQUltraScale+MPSoCLinux+ThreadXAMP玩法ZYNQUltraScale+MPSoC与ZYNQ7000架构比较目标一.创建Linux1、修改kernel2、修改设备树编译
李易达·2023-10-29 20:05

ZYNQ FreeRTOS使用双网口笔记与爬坑

正点原子领航者7020的开发板上有两个网口，想着用起来。上面一个是PS网口，一个是外挂在PL网口。使用vitis版本为2019.2PL网口通过emio挂载在网络控制器1上，PS网口挂载在网络控制器0上。配置串口0。踩坑1：在vivado里面单独配置网络0或者网络1，都能够ping通，但是两个都配置，通过vitis生成tcpclient的例程，初始化的时候在xemac_add函数里面，选择XPAR_
dai410257573·2023-10-29 20:33

嵌入式硬件开发学习教程——基于Zynq-7010/7020 系列Xilinx vivado hls案例（matrix_demo、matrix_demo）

前言本文主要介绍HLS案例的使用说明，适用开发环境：Windows7/1064bit、XilinxVivado2017.4、XilinxVivadoHLS2017.4、XilinxSDK2017.4。XilinxVivadoHLS（High-LevelSynthesis，高层次综合）工具支持将C、C++等语言转化成硬件描述语言，同时支持基于OpenCL等框架对Xilinx可编程逻辑器件进行开发，可
Tronlong创龙·2023-10-29 20:31

ZYNQ连载04-Vitis创建FreeRTOS工程

ZYNQ连载04-Vitis创建FreeRTOS工程1.创建工程2.测试程序#include#include"FreeRTOS.h"#include"task.h"staticTaskHandle_ttask1
lljwork2021·2023-10-29 20:28

瑞芯微RK3399/RK3568+FPGA硬件加速设计方案

FPGA支持ZYNQ/A7/K7等，亦支持国产的安路、高云。
深圳信迈科技DSP+ARM+FPGA·2023-10-29 17:44

zynq AXI

AXI总线在ZYNQ中有支持三种AXI总线，拥有三种AXI接口，当然用的都是AXI协议。
xifengw·2023-10-29 16:51

vivado 第一个sdk工程

为你创建ps部分，2.ZYNQ配置界面说明配置ps和pl的参数总线和外设接口配置2.ps——clk都是固定的引脚，ps需要时钟驱动，其他都是io口。看原理图ps_srstb这些引脚
shabby爱学习·2023-10-29 04:52

集创赛备赛：Robei八角板7020简介

今年集创赛准备参加Robei杯，和队友凑钱买了Robei的zynq7020八角板（好小一块就近2000，学生党落泪~）看了官网的资料，感觉不是很详细，于是准备查阅资料自己列一张，方便比赛的时候查阅。
Albert_yeager·2023-10-28 12:54

zynq配置成jtag模式_详细解读Zynq的三种启动方式(JTAG,SD,QSPI)

本文介绍zynq上三种方式启动文件的生成和注意事项，包括只用片上RAM(OCM)和使用DDR3两种情况。
JJ Ying·2023-10-27 16:28

ZYNQ基础知识

1.ZYNQ介绍全称为Zynq-7000AllProgrammableSoc1.Zynq是赛灵思（Xilinx）推出的新一代全可编程片上系统，将处理器的软件可编程性和FPGA的硬件可编程性完美结合。
FPGA小白758·2023-10-27 09:00

VIVADO 2017.4烧写QSPI FLASH

开发ZYNQ时，在VIVADO2017.4在烧写QSPIFLASH时必须指定FSBL文件，貌似是17.3后新增的特性，指定默认生成的FSBL文件，提示烧写失败。
zkf0100007·2023-10-26 22:55

Zynq UltraScale+ XCZU15EG 纯VHDL解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持

目录1、前言免责声明2、我这里已有的MIPI编解码方案3、本MIPICSI2模块性能及其优越性4、详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存DP输出5、vivado工程详解PL端FPGA硬件设计PS端VitisSDK软件设计6、工程移植说明vivado版本不一致处理FPGA型号
9527华安·2023-10-26 14:10

ZYNQ中断例程

GPIO中断系统初始化流程：第一步:初始化cpu的异常处理功能第二步：初始化中断控制器第三步：向CPU注册异常处理回调函数；第四步：将中断控制器中的对应中断ID的中断与中断控制器相连接第五步：设置GPIO的中断类型，比如高电平中断、低电平中断、上升沿中断、下降沿中断等。第六步：设置GPIO中断回调函数，这里设置的回调函数是用于用户使用的。第七步：使能GPIO的对应PIN的中断第八步：使能中断控制器
FPGA小白758·2023-10-26 10:17

【技术干货】基于赛灵思FPGA板卡的高性能EtherCAT主站方案

该套件具有基于Xilinx16nmFinFET+可编程逻辑架构的Zynq®UltraScale+™MPSoC器件，提供一款四核ARM®C
Hack电子·2023-10-25 18:54

玩转Zynq连载48——[ex67] Vivado FFT和IFFT IP核应用实例

特权同学玩转Zynq连载48——[ex67]VivadoFFT和IFFTIP核应用实例1关于傅里叶变换关于傅里叶变换，这么一个神奇的变换，其基本原理和应用在教科书、网络上漫天飞舞，这里就不赘述了，以免有凑字数的嫌疑
ove学习使我快乐·2023-10-25 11:06

Zynq UltraScale+ XCZU9EG 纯VHDL解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持

目录1、前言免责声明2、我这里已有的MIPI编解码方案3、本MIPICSI2模块性能及其优越性4、详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存DP输出5、vivado工程详解PL端FPGA硬件设计PS端VitisSDK软件设计6、工程移植说明vivado版本不一致处理FPGA型号
9527华安·2023-10-25 10:17

linux fpga 开发环境,- Vivado+Zedboard之Linux开发环境搭建

因为后续我们建立的Qt-ZYNQ库也是这个源码包。
weixin_39897015·2023-10-25 08:38

Design Advisory for Zynq-7000: FSBL Authentication Attack

language=en_USDESCRIPTIONInthisphysicalattack,anattackermightpotentiallyexploittheZynq-7000SoCFirstStageBootLoader
非鱼知乐·2023-10-24 17:05

ZYNQ移植ARM CMSIS_DSP库

移植方法Vitis中新建一个ApplicationProject，选择HelloWord模板。按下面步骤移植CMSIS_DSP：下载CMSIS_DSP，拷贝如下文件夹到Vitis工程：SourceIncludePrivateIncludeComputeLibrary(onlyifyoutargetNeon)对Source路径下和文件夹同名的.c文件（如，BasicMathFunctions.c），
leida_wt·2023-10-24 10:55

ZYNQ7020开发(二)：zynq linux系统编译

文章目录一、编译前准备二、SDK编译三、编译步骤总结四、问题汇总一、编译前准备1.设置环境变量source/opt/pkg/petalinux/2020.2/settings.sh/opt/pkg/petalinux/2020.2是上一节petalinux的安装目录2.创建petalinux工程进入petalinux安装目录(例如：/opt/pkg/petalinux/2020.2)，然后运行pe
EEer！·2023-10-24 00:16

ZYNQ linux调试LCD7789

一，硬件管脚1，参数解释和实物LVGL是一个开源的图形库，主要用于MCU上屏幕UI的部署，功能完善，封装合理，可裁切性强，也可以实现Linux上fbx的部署。LVGL官网LVGL-LightandVersatileEmbeddedGraphicsLibrary每根线的作用
寒听雪落·2023-10-23 22:15

19、zynq核引出外部引脚

自动连接所有管脚后，没法通过makeexternal来引出ps端的引脚，此时可以右击管脚，选择createport来引出。
Belle710·2023-10-23 21:37

FPGA ZYNQ VIVADO创建IP核点亮LED灯 方式一

这里写自定义目录标题PL端纯Verilog语言创建IP核实现点亮LED灯工使用设备ZYNQ7010，选择设备型号XC7Z010CLG400-1根据以下流程完成本次创建时钟频率50MHZ，周期T=20ns
对不起当时的转身·2023-10-23 15:36

芯片手册自用

UG585ZYNQBOOK：Zynq7000SoC技术参考手册Zynq7000SoCTechnicalReferenceManual•Zynq7000SoCTechnicalReferenceManual
NoNoUnknow·2023-10-23 14:10

ucos练习

文章目录简单实验在开始任务中创建优先级不同的多个任务使用信号量进行同步UCOS硬件实现任务管理任务调度zynq+ucos简单实验在开始任务中创建优先级不同的多个任务intmain(){UCOSStartup
山音水月·2023-10-22 05:37

差分时钟与DDR3

Zynq上的存储器接口所有Zynq-7000AP芯片上的存储器接口单元包括一个动态存储器控制器和几个静态存储器接口模块。动态存储器控制器可以用于DDR3、DDR3L、DDR2和LPDDR2。
NoNoUnknow·2023-10-21 21:47

axi时序图_S02_CH12_ AXI_Lite 总线详解

S02_CH12_AXI_Lite总线详解12.1前言ZYNQ拥有ARM+FPGA这个神奇的架构，那么ARM和FPGA究竟是如何进行通信的呢？本章通过剖析AXI总线源码，来一探其中的秘密。
我不上层楼了·2023-10-21 19:59

MYIR-ZYNQ7000系列-zturn教程(16)：对axi_lite IP核进行仿真以及axi总线的初步讲解

我这里一共调用了两个自定义的IP都是基于axi_lite的IP核，一个是主机master一个是从机slave，然后将这两个调用的IP例化到一个新创建的fpga工程，最好写一个仿真脚本让这个master主机对这个从机slave进行读写。链接：https://pan.baidu.com/s/1WFCazNaUaXBwKuJtAZNKZQ密码：ex8l主机：从机：将master和slave都例化到fpg
虚无缥缈vs威武·2023-10-21 19:57

Zynq中断与AMP~双核串口环回之PS与PL通信

实现思路：额外配置：通过PL配置计数器，向CPU0和CPU1发送硬中断。1.串口中断CPU0，在中断中设置接收设置好字长的数据，如果这些数据的数值符合约定的命令，则关闭硬中断，并将这部分数据存入AxiLite配置的ram中，完成以后发送软中断中断CPU1。2.CPU1收到软中断后，读取指定的ram数值，校验以后将其写入ram2中，如果这里不做换回可以写入其他的。写完以后发送中断给CPU0。3.CP
NoNoUnknow·2023-10-21 19:53

存储器~Zynq book第九章

还有小梅哥和正点原子的一些资料。DRAMSRAMCacheSDRAMSDRAM学习与实现串口传图-CSDN博客DDR3
NoNoUnknow·2023-10-21 19:53

中断：Zynq Uart中断的流程和例程~UG585的CH.19

Zynq里的uartUART控制器是全双工异步接收器和发送器，支持多种可编程波特率和I/O信号格式。该控制器可以适应自动奇偶校验生成和多主机检测模式。UART操作由配置和模式寄存器控制。
NoNoUnknow·2023-10-21 19:23

ZYNQ之FPGA学习----RAM IP核使用实验

1RAMIP核介绍RAM的英文全称是RandomAccessMemory，即随机存取存储器，它可以随时把数据写入任一指定地址的存储单元，也可以随时从任一指定地址中读出数据，其读写速度由时钟频率决定Xilinx7系列器件具有嵌入式存储器结构，嵌入式存储器结构由一列列BRAM(块RAM)存储器模块组成，通过对这些BRAM存储器模块进行配置，可以实现各种存储器的功能，例如：RAM、移位寄存器、ROM以及
鲁棒最小二乘支持向量机·2023-10-21 15:52

ZYNQ RFSoc开发板-usrp软件无线电X410mini开发板-5G评估板

RFSoc开发板-usrp软件无线电X410mini开发板-5G评估板Zynq®UltraScale+™RFSoCZCU208评估套件是面向开箱即用评估及前沿应用开发的理想RF测试平台。
深圳信迈科技DSP+ARM+FPGA·2023-10-21 06:49

ZCU106+ADRV9371+CPRO33-30.72+6 dB 衰减

文章目录一、ZYNQ平台二、ADRV9371三、CPRO33-30.72四、衰减器一、ZYNQ平台之后使用ZynqUltraScale+MPSoCZCU106，XCZU7EV器件配备四核ARM®Cortex
lwd_up·2023-10-20 20:28

AD9371 官方例程

文章目录前言一、HDL方面1.ZYNQ核根据ZCU106平台修改（**参考UG1244ZCU106EvaluationBoard**），尤其注意**DDR**的配置（**参考美光MTA4ATF51264HZ
lwd_up·2023-10-20 20:51

【国产虚拟仪器】基于 ZYNQ 的电能质量系统高速数据采集系统设计

随着电网中非线性负荷用户的不断增加，电能质量问题日益严重。高精度数据采集系统能够为电能质量分析提供准确的数据支持，是解决电能质量问题的关键依据。通过对比现有高速采集系统的设计方案，主控电路多以ARM微控制器搭配AD转换芯片、ARM+DSP搭配转换芯片以及FPGA+DSP搭配AD转换芯片的架构方式[1-5]。ARM有着良好的决策控制特性，在工业控制领域被广泛应用，但其数据处理速度慢，不能满足系统的实
深圳信迈科技DSP+ARM+FPGA·2023-10-20 19:17

ZYNQ配置IIC接口读取eeprom和iictool使用

一，ZYNQ裸机IIC读写EEPROM(AXI_IICIP核模块读写EEPROM)1，vivado驱动和配置2，添加约束set_propertyIOSTANDARDLV
寒听雪落·2023-10-19 20:59

【TES720D】青翼科技基于复旦微的FMQL20S400全国产化ARM核心模块

该款核心板的主芯片兼容XILINX的ZYNQ7010或ZYNQ7020系列FPGA。核心板上布了DDR3SDRAM、E
北京青翼科技·2023-10-17 06:55

【TES710D】基于复旦微的FMQL10S400全国产化ARM核心模块

该款核心板的主芯片兼容XILINX的ZYNQ7010或ZYNQ7020系列FPGA。核心板上布了DDR3SDRAM、E
北京青翼科技·2023-10-17 06:24

Zynq7000 Soc的中断系统实验（一）

Zynq7000Soc的中断系统实验（一）Zynq7000的中断概述软中断使用Vitis软中断示例代码解读参考文档Zynq7000的中断概述zynq7000的三类中断类型如下图所示：显而易见，zynq这块
IMMUNIZE·2023-10-17 05:26

ZYNQ7000 #3 - Linux环境下在用户空间使用AXI-DMA进行传输

本文使用Petalinux搭建相关linux环境，在vivado中搭建了一个简单的PS->AXI-DMA->AXI-FIFO->AXI-DMA->PS的测试环路。使用了国外开源的xilinx_axidma操作库，完成了用户空间上的AXI-DMA传输。使用库相对来说更加方便容易上手，不需要过多的了解linux设备驱动中如何调用DMA进行传输目录0-引言1-准备工作2-建立petalinux工程3-配
AE_小良·2023-10-16 15:03

AXI-DMA ip 使用

参考：利用ZYNQSOC快速打开算法验证通路（4）——AXIDMA使用解析及环路测试-没落骑士-博客园实现PS与PL的高速数据传输，需要利用PS的HP接口通过AXI_DMA完成数据搬移。
swang_shan·2023-10-16 15:00
上一页 3 4 5 6 7 8 9 10 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他