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HDLbits--FSM状态机1.6FSM介绍1.6FSM示例1单输入单输出FSM2双输入单输出FSM3真指标状态4MooreFSMdemo5时序图和状态图写状态机【博客首发于微信公众号《漫谈芯片与编程》,欢迎大家关注,多谢大家】1.6FSM介绍在Verilog中,有限状态机(FiniteStateMachine,FSM)是一种用于描述系统行为的模型,通常用于控制逻辑的设计。FSM由一组状态、状态
- 验证环境中为什么要用virtual interface
m0_71354184
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在UVM(UniversalVerificationMethodology)中使用virtualinterface的主要目的是解决SystemVerilog接口(interface)的静态特性与UVM验证环境的动态特性之间的不匹配问题。1.解决静态与动态的绑定问题SystemVerilog接口(interface)是静态的:在编译时确定,无法直接用于动态创建的UVM对象(如driver、monit
- 6. 示例:用mailbox实现生产者-消费者模型
啄缘之间
UVM学习计划表学习verilog测试用例svuvm
文章目录前言示例一:生产者-消费者模型1示例二:生产者-消费者模型2示例三:生产者-消费者模型3示例四:生产者-消费者模型41.完整代码示例2.仿真步骤3.关键代码解析4.波形与日志分析5.常见问题与解决6.扩展练习前言以下是一个完整的SystemVerilog示例,使用mailbox实现生产者-消费者模型,包含详细注释、仿真步骤及预期结果。代码兼容主流仿真工具(如CadenceXcelium的x
- 【Verilog--Procedures】
中古传奇
HDLHDL
Verilog--Procedures1.4Procedures1.4.0CombVSClocked1.4.1always-if1.4.1.1Avoidlatches1.4.2case【博客首发于微信公众号《漫谈芯片与编程》,欢迎大家关注,多谢大家】电路模块是由通过导线连接的逻辑门组成,任何电路都可以表示为模块和赋值语句的某种组合。但有时候这不是描述电路的方便方法。过程(其中always是一个例子
- Linux下VCS与Verdi联合仿真(Verilog与VHDL混仿)
超能力MAX
fpga开发
1.介绍本篇简单介绍一下如何通过VCS与Verdi实现混合仿真,在学习过程中也遇到了很多头疼的问题,因此通过一些例子简要总结一下,当然,也希望对各位小伙伴有所帮助。很多公司ASIC设计所使用的还是更加专业的EDA软件,即Synopsys下的VCS、Verdi这种(Vivado大多针对于自家FPGA),VCS编译速度极快,仿真效率高,Verdi支持信号追溯、无缝增加信号波形等功能。2.使用环境:Li
- FPGA基础知识----第三章 第2节 综合和仿真
原来如此呀
FPGA学习之旅fpgaverilog
第2节综合和仿真2.1综合Verilog是硬件描述语言,顾名思义,就是用代码的形式描述硬件的功能,最终在硬件电路上实现该功能。在Verilog描述出硬件功能后需要使用综合器对Verilog代码进行解释并将代码转化成实际的电路来表示,最终产生实际的电路,也被称为网表。这种**将Verilog代码转成网表的工具就是综合器**。上图左上角是一段Verilog代码,该代码实现了一个加法器的功能。在经过综合
- FPGA基础知识----第二章 FPGA 开发流程
原来如此呀
FPGA学习之旅单片机嵌入式硬件
第二章FPGA开发流程FPGA的设计流程就是利用EDA开发软件和编程工具对FPGA芯片进行开发的过程。原理图和HDL(Hardwaredescriptionlanguage,硬件描述语言)是两种最常用的数字硬件电路描述方法。其中,运用HDL设计方法具有更好的移植性、通用性以及利于模块划分的特点,在工作学习中被广泛使用。典型FPGA的开发流程一般如下图所示,其包括功能定义/器件选型、设计输入、功能仿
- (14)FPGA与GPU区别
宁静致远dream
FPGA入门与提升(培训课程)fpga开发
(14)FPGA与GPU区别1文章目录1)文章目录2)FPGA入门与提升课程介绍3)FPGA简介4)FPGA与GPU区别5)技术交流6)参考资料2FPGA入门与提升课程介绍1)FPGA入门与提升文章目的是为了让想学FPGA的小伙伴快速入门以及能力提升;2)FPGA基础知识;3)VerilogHDL基本语法;4)FPGA入门实例;5)FPGA设计输入,包括代码输入、原语输入;6)FPGA设计技巧;7
- lattice hdl实现spi接口
寒听雪落
FPGA专栏_verilogfpga开发
在lattice工具链中实现SPI接口通常涉及以下步骤:定义硬件SPI接口的管脚。配置SPI时钟和模式。编写SPI主机或从机的控制逻辑。展示了如何在Lattice工具链中使用HDL语言(例如Verilog)来配置SPI接口:lattice工程顶层:spi_slave_top.v`timescale1ns/1psmodulespi_slave_top(inputwireCLK,//Systemclo
- 芯片的Date sheet中常常提到的信号(引脚)的断言(assertion)和去断言(deassertion)是什么意思?
昊虹AI笔记
芯片知识断言去断言
引脚的“断言”(assertion)和“去断言”(deassertion)通常是在硬件设计中使用的术语,尤其是在数字电路和硬件描述语言(HDL)中。它们描述的是信号电平的状态变化。分两种情况来说明这个问题:第1种情况为信号为高电平有效时;第2种情况为信号为低电平有效时。信号为高电平有效时的解释如下断言(Assert):当一个信号被“断言”时,意味着该信号变为活动状态。通常在逻辑电路中,这表示信号被
- verilog基础知识
寒听雪落
FPGA专栏_verilogfpga开发
一,Verilog和VHDL区别全世界高层次数字系统设计领域中,应用Verilog和VHDL的比率是80%和20%;这两种语言都是用于数字电路系统设计的硬件描述语言,而且都已经是IEEE的标准。VHDL是美国军方组织开发的,VHDL1987年成为标准;Verilog是由一个公司的私有财产转化而来,Verilog是1995年成为标准。Verilog有更强的生命力,后来Verilog成为IEEE标准这
- 大学实验课设无忧 ------ 基于FPGA动态数码管数字时钟
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大学实验课设无忧fpga开发
一、前言动态数码管显示是FPGA开发中常见的应用场景之一,尤其在数字时钟、计数器等设计中广泛应用。本文将介绍如何使用FPGA实现一个基于动态数码管的数字时钟,能够显示时、分、秒。该设计基于XilinxFPGA开发板,使用VerilogHDL编写代码,适合初学者学习和参考。二、设计思路本设计分为以下主要模块:时钟分频模块:将系统时钟分频为1Hz信号,用于计时或符合设计需求的频率。动态扫描模块:控制数
- FPGA设计怎么学?薪资前景好吗?
博览鸿蒙
FPGAfpga开发
FPGA前端设计和各岗位之间有着很多联系,是一个薪资待遇高,前景发展好的岗位。但这个岗位的门槛也比较高,很多人不知道怎么学习,下面就和宸极教育一起来了解一下吧。数字前端设计必备技能1、熟悉数字电路设计2、熟悉Verilog或VHDL3、熟悉异步电路设计4、熟悉FIFO的设计5、熟悉UNIX系统及其工具的使用6、熟悉脚本语言Perl、Shell、Tcl等7、熟悉C/C++语言、SystemVeril
- [Verilog]带使能端的级联BCD码计数器 - 以时钟计数器为例
Jason_Tye
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问题描述//模块声明moduletop_module(inputclk,inputreset,inputena,outputpm,output[7:0]hh,output[7:0]mm,output[7:0]ss);前置知识:BCD码:将十进制数的每一位(0~9)按序,用4位2进制数表示Decimal=[3:0]Binary(78)10=(0111,1000)BCDDecimal=[3:0]\Bi
- [Verilog]模块实例化驱动的理解
Jason_Tye
fpga开发
笔者在复习刷题HDLBits时,对模块实例化时,接口的驱动有了更深理解.问题描述实现100位的带涟漪进位(ripple-carry)的全加器处理过程这是一个纯组合逻辑电路,除了可能在CombinationalBlocksalways@(*)中进行的赋值外,无需reg,所以默认的wire类型不予显式.首先实现单位全加器full_addermodulefadd(inputa;inputb;inputc
- - `always @(posedge opt_txclk)` 触发后,调用内部有 `@(posedge opt_txclk)`的task
零度随想
fpga开发
问题背景always@(posedgeopt_txclk)触发后,调用task。task内部还有@(posedgeopt_txclk),但在下一个时钟沿到来之前,always块会不会重新触发,从而导致错误。Verilog的事件调度机制always@(posedgeopt_txclk)每当opt_txclk出现上升沿时,always块会被触发,进入执行状态。任务中的@(posedgeopt_txcl
- 均薪23W还缺人,FPGA工程师到底有多重要?
博览鸿蒙
FPGAfpga开发
近两年,随着FPGA行业的快速发展,FPGA工程师的需求量持续增长。FPGA技术在通信、人工智能、自动驾驶、数据中心等领域的广泛应用,使得这一岗位变得尤为重要。尤其是在高性能计算、边缘计算等场景下,FPGA凭借其高并行计算能力和灵活性,成为不可或缺的技术方案。FPGA工程师的核心职责FPGA工程师主要负责FPGA的开发、调试和优化,具体包括:逻辑设计与实现:使用Verilog/VHDL等硬件描述语
- Verilog 实现 FPGA 复杂算法的案例
百态老人
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在数字电路设计领域,FPGA(现场可编程门阵列)因其灵活性和高性能而备受青睐。有许多利用Verilog实现FPGA复杂算法的案例。例如,有一个项目是在FPGA中用Verilog实现开方运算。该项目充分利用Verilog的强大功能,通过深入理解FPGA的内部结构优化代码资源利用率,采用经典数学算法确保计算结果的准确性和高效性。具有高效性、可移植性和易用性等优势,适用于对实时性要求较高的应用场景,为开
- XY2-100协议解析
李逍遥lzx
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前言XY2-100及XY2-100-E协议被广泛地应用于激光振镜的控制中,本文将从激光振镜控制原理,接口引脚定义,协议时序,以及verilog代码实现实现这几个角度展开本文。本文参考RAYLASE的官方文档一、激光振镜的工作原理激光振镜所使用的电机为检流式电机,检流式电机工作原理类似于电流计,电机的旋转角度会随着输入电压变化.当转动的电磁力矩与回复力矩平衡时,电机偏转到位,此时的偏转角与输入电压成
- XY2-100的Verilog实现
csdn_gddf102384398
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xy2_100.vmodulexy2_100(inputclk,inputtx_init,//当产生上升沿时,开始发数据inputwire[15:0]x_pos,inputwire[15:0]y_pos,inputwire[15:0]z_pos,outputclk_2MHz_o,//输出2MHz时钟outputsync_o,outputx_ch_o,outputy_ch_o,outputz_ch_
- 【了不起的芯片底层】-verilog设计实例
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数字ICfpga开发
序列检测器作用:从一串码流中检测出指定序列10010,监测到一个序列后就输出一个高电平。设计状态转换机制:初始是IDLE态,然后输入1后进入A状态,输出0;输入0依然保持IDLE,输出0;在A状态,输入0进入B状态,输出0;输入1进入F中间态,输出0;在B状态,输入0进入C状态,输出0;输入1进入G中间态,输出0;.....以此类推所有状态。一共8个状态,需要3位记录状态的寄存器,实现代码如下:/
- Verilog 语法篇 硬件描述语言
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【FPGA知识点笔记汇总】fpga开发硬件工程驱动开发arm开发物联网iot
Verilog是一种硬件描述语言,用于设计、模拟和综合数字电路和系统。它主要用于描述ASIC(专用集成电路)或FPGA(现场可编程门阵列)等硬件设备的结构和行为。定义与用途:Verilog是一种硬件描述语言(HDL),主要用于数字电路的建模、仿真、综合与验证。设计人员利用它来描述电路的结构、行为以及时序关系,从而生成实际的硬件电路(如FPGA或ASIC)。发展背景:1984年,PhilMoorby
- 【Verilog中的function和task可综合用法】
中古传奇
HDL
Verilog中的function和task用法1概念1.1VS1.2function1.3task1.4示例【博客首发于微信公众号《漫谈芯片与编程》,欢迎专注一下,多谢大家】在Verilog中,function和task都是用于封装可重用代码的结构;通过把代码分成小的模块或者使用任务(task)和函数(function),可把一项任务分成许多较小的、易于管理的部分,从而提高代码的可读性、可维护性
- Verilog基础(三):过程
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IC验证之旅fpga开发verilog
过程(Procedures)-Always块–组合逻辑(Alwaysblocks–Combinational)由于数字电路是由电线相连的逻辑门组成的,所以任何电路都可以表示为模块和赋值语句的某种组合.然而,有时这不是描述电路最方便的方法.两种alwaysblock是十分有用的:组合逻辑:always@(*)时序逻辑:always@(posedgeclk)always@(*)就相当于赋值语句–ass
- 验证工具:VCS简要教程
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IC验证之旅IC
1.引言在本课程中,我们将使用Synopsys的VCS工具套件。我们主要使用的工具将是VCS(Verilog编译器仿真器)和VirSim,后者是VCS的图形用户界面,用于调试和查看波形。这些工具目前安装在Sun应用服务器(sunapp1、sunapp2和sunapp3)上。因此,您需要通过SSH连接到sunapp1、sunapp2或sunapp3来使用VCS工具套件。调试项目设计的方法包括三个步骤
- 验证工具:VCS与Verdi介绍
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IC验证之旅fpga开发
VCS和Verdi都是Synopsys公司旗下的工具,在集成电路设计和验证领域发挥着重要作用。VCSVCS,全称VerilogCompileSimulator,是Synopsys公司的一款Verilog仿真工具。它具有以下主要功能:编译和仿真:VCS能够对Verilog设计代码和testbench进行编译,生成simv二进制可执行文件,该文件后续用于仿真。它支持Verilog-1995、Veril
- Verilog基础(五):时序逻辑
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IC验证之旅fpga开发verilog
时序逻辑(SequentialLogin)锁存器与触发器-D-触发器(Dflip-flops)D-触发器可以存储一个bit数据并根据时钟信号周期的更新数据,一般是由正边沿触发.D-触发器由逻辑合成器(Logicsynthesizer)在使用"Alwaysblock"时创建(参见AlwaysBlock2).D-触发器是"组合逻辑块之后连接触发器"的最简单形式,其中组合逻辑部分只是一个wire类型变量
- 编程AI深度实战:自己的AI,必会LangChain
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编程AI:企业级开发深度实战pythonlangchainrag知识库芯片设计ai大模型
系列文章:编程AI深度实战:私有模型deepseekr1,必会ollama-CSDN博客编程AI深度实战:自己的AI,必会LangChain-CSDN博客编程AI深度实战:给vim装上AI-CSDN博客编程AI深度实战:火的编程AI,都在用语法树(AST)-CSDN博客编程AI深度实战:让verilog不再是AI的小众语言-CSDN博客您听说过LangChain这个术语,但不确定它到底是什么?那么
- (16)System Verilog联合体union详解
宁静致远dream
SystemVerilog教程stm32深度学习机器学习
(16)SystemVerilog联合体union详解1.1目录1)目录2)FPGA简介3)SystemVerilog简介4)SystemVerilog联合体union详解5)结语1.2FPGA简介FPGA(FieldProgrammableGateArray)是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(ASIC)领域中的一种半定制电路而出现的,既解决了定制电路的
- FPGA约束:如何生成时钟多路复用器及时钟约束?
编码实践
fpga开发matlab
FPGA约束:如何生成时钟多路复用器及时钟约束?在现代数字电路设计中,高速信号的传输对时钟信号的要求非常严格。设计者通常需要生成各种时钟信号,并为其指定合适的时钟约束。为了优化资源使用,FPGA中经常使用时钟多路复用器来同时提供多个时钟。本文将介绍如何使用VerilogHDL编写时钟多路复用器,并为其生成合适的时钟约束。时钟多路复用器的实现代码如下所示:moduleclk_mux#(paramet
- 深入浅出Java Annotation(元注解和自定义注解)
Josh_Persistence
Java Annotation元注解自定义注解
一、基本概述
Annontation是Java5开始引入的新特征。中文名称一般叫注解。它提供了一种安全的类似注释的机制,用来将任何的信息或元数据(metadata)与程序元素(类、方法、成员变量等)进行关联。
更通俗的意思是为程序的元素(类、方法、成员变量)加上更直观更明了的说明,这些说明信息是与程序的业务逻辑无关,并且是供指定的工具或
- mysql优化特定类型的查询
annan211
java工作mysql
本节所介绍的查询优化的技巧都是和特定版本相关的,所以对于未来mysql的版本未必适用。
1 优化count查询
对于count这个函数的网上的大部分资料都是错误的或者是理解的都是一知半解的。在做优化之前我们先来看看
真正的count()函数的作用到底是什么。
count()是一个特殊的函数,有两种非常不同的作用,他可以统计某个列值的数量,也可以统计行数。
在统
- MAC下安装多版本JDK和切换几种方式
棋子chessman
jdk
环境:
MAC AIR,OS X 10.10,64位
历史:
过去 Mac 上的 Java 都是由 Apple 自己提供,只支持到 Java 6,并且OS X 10.7 开始系统并不自带(而是可选安装)(原自带的是1.6)。
后来 Apple 加入 OpenJDK 继续支持 Java 6,而 Java 7 将由 Oracle 负责提供。
在终端中输入jav
- javaScript (1)
Array_06
JavaScriptjava浏览器
JavaScript
1、运算符
运算符就是完成操作的一系列符号,它有七类: 赋值运算符(=,+=,-=,*=,/=,%=,<<=,>>=,|=,&=)、算术运算符(+,-,*,/,++,--,%)、比较运算符(>,<,<=,>=,==,===,!=,!==)、逻辑运算符(||,&&,!)、条件运算(?:)、位
- 国内顶级代码分享网站
袁潇含
javajdkoracle.netPHP
现在国内很多开源网站感觉都是为了利益而做的
当然利益是肯定的,否则谁也不会免费的去做网站
&
- Elasticsearch、MongoDB和Hadoop比较
随意而生
mongodbhadoop搜索引擎
IT界在过去几年中出现了一个有趣的现象。很多新的技术出现并立即拥抱了“大数据”。稍微老一点的技术也会将大数据添进自己的特性,避免落大部队太远,我们看到了不同技术之间的边际的模糊化。假如你有诸如Elasticsearch或者Solr这样的搜索引擎,它们存储着JSON文档,MongoDB存着JSON文档,或者一堆JSON文档存放在一个Hadoop集群的HDFS中。你可以使用这三种配
- mac os 系统科研软件总结
张亚雄
mac os
1.1 Microsoft Office for Mac 2011
大客户版,自行搜索。
1.2 Latex (MacTex):
系统环境:https://tug.org/mactex/
&nb
- Maven实战(四)生命周期
AdyZhang
maven
1. 三套生命周期 Maven拥有三套相互独立的生命周期,它们分别为clean,default和site。 每个生命周期包含一些阶段,这些阶段是有顺序的,并且后面的阶段依赖于前面的阶段,用户和Maven最直接的交互方式就是调用这些生命周期阶段。 以clean生命周期为例,它包含的阶段有pre-clean, clean 和 post
- Linux下Jenkins迁移
aijuans
Jenkins
1. 将Jenkins程序目录copy过去 源程序在/export/data/tomcatRoot/ofctest-jenkins.jd.com下面 tar -cvzf jenkins.tar.gz ofctest-jenkins.jd.com &
- request.getInputStream()只能获取一次的问题
ayaoxinchao
requestInputstream
问题:在使用HTTP协议实现应用间接口通信时,服务端读取客户端请求过来的数据,会用到request.getInputStream(),第一次读取的时候可以读取到数据,但是接下来的读取操作都读取不到数据
原因: 1. 一个InputStream对象在被读取完成后,将无法被再次读取,始终返回-1; 2. InputStream并没有实现reset方法(可以重
- 数据库SQL优化大总结之 百万级数据库优化方案
BigBird2012
SQL优化
网上关于SQL优化的教程很多,但是比较杂乱。近日有空整理了一下,写出来跟大家分享一下,其中有错误和不足的地方,还请大家纠正补充。
这篇文章我花费了大量的时间查找资料、修改、排版,希望大家阅读之后,感觉好的话推荐给更多的人,让更多的人看到、纠正以及补充。
1.对查询进行优化,要尽量避免全表扫描,首先应考虑在 where 及 order by 涉及的列上建立索引。
2.应尽量避免在 where
- jsonObject的使用
bijian1013
javajson
在项目中难免会用java处理json格式的数据,因此封装了一个JSONUtil工具类。
JSONUtil.java
package com.bijian.json.study;
import java.util.ArrayList;
import java.util.Date;
import java.util.HashMap;
- [Zookeeper学习笔记之六]Zookeeper源代码分析之Zookeeper.WatchRegistration
bit1129
zookeeper
Zookeeper类是Zookeeper提供给用户访问Zookeeper service的主要API,它包含了如下几个内部类
首先分析它的内部类,从WatchRegistration开始,为指定的znode path注册一个Watcher,
/**
* Register a watcher for a particular p
- 【Scala十三】Scala核心七:部分应用函数
bit1129
scala
何为部分应用函数?
Partially applied function: A function that’s used in an expression and that misses some of its arguments.For instance, if function f has type Int => Int => Int, then f and f(1) are p
- Tomcat Error listenerStart 终极大法
ronin47
tomcat
Tomcat报的错太含糊了,什么错都没报出来,只提示了Error listenerStart。为了调试,我们要获得更详细的日志。可以在WEB-INF/classes目录下新建一个文件叫logging.properties,内容如下
Java代码
handlers = org.apache.juli.FileHandler, java.util.logging.ConsoleHa
- 不用加减符号实现加减法
BrokenDreams
实现
今天有群友发了一个问题,要求不用加减符号(包括负号)来实现加减法。
分析一下,先看最简单的情况,假设1+1,按二进制算的话结果是10,可以看到从右往左的第一位变为0,第二位由于进位变为1。
 
- 读《研磨设计模式》-代码笔记-状态模式-State
bylijinnan
java设计模式
声明: 本文只为方便我个人查阅和理解,详细的分析以及源代码请移步 原作者的博客http://chjavach.iteye.com/
/*
当一个对象的内在状态改变时允许改变其行为,这个对象看起来像是改变了其类
状态模式主要解决的是当控制一个对象状态的条件表达式过于复杂时的情况
把状态的判断逻辑转移到表示不同状态的一系列类中,可以把复杂的判断逻辑简化
如果在
- CUDA程序block和thread超出硬件允许值时的异常
cherishLC
CUDA
调用CUDA的核函数时指定block 和 thread大小,该大小可以是dim3类型的(三维数组),只用一维时可以是usigned int型的。
以下程序验证了当block或thread大小超出硬件允许值时会产生异常!!!GPU根本不会执行运算!!!
所以验证结果的正确性很重要!!!
在VS中创建CUDA项目会有一个模板,里面有更详细的状态验证。
以下程序在K5000GPU上跑的。
- 诡异的超长时间GC问题定位
chenchao051
jvmcmsGChbaseswap
HBase的GC策略采用PawNew+CMS, 这是大众化的配置,ParNew经常会出现停顿时间特别长的情况,有时候甚至长到令人发指的地步,例如请看如下日志:
2012-10-17T05:54:54.293+0800: 739594.224: [GC 739606.508: [ParNew: 996800K->110720K(996800K), 178.8826900 secs] 3700
- maven环境快速搭建
daizj
安装mavne环境配置
一 下载maven
安装maven之前,要先安装jdk及配置JAVA_HOME环境变量。这个安装和配置java环境不用多说。
maven下载地址:http://maven.apache.org/download.html,目前最新的是这个apache-maven-3.2.5-bin.zip,然后解压在任意位置,最好地址中不要带中文字符,这个做java 的都知道,地址中出现中文会出现很多
- PHP网站安全,避免PHP网站受到攻击的方法
dcj3sjt126com
PHP
对于PHP网站安全主要存在这样几种攻击方式:1、命令注入(Command Injection)2、eval注入(Eval Injection)3、客户端脚本攻击(Script Insertion)4、跨网站脚本攻击(Cross Site Scripting, XSS)5、SQL注入攻击(SQL injection)6、跨网站请求伪造攻击(Cross Site Request Forgerie
- yii中给CGridView设置默认的排序根据时间倒序的方法
dcj3sjt126com
GridView
public function searchWithRelated() {
$criteria = new CDbCriteria;
$criteria->together = true; //without th
- Java集合对象和数组对象的转换
dyy_gusi
java集合
在开发中,我们经常需要将集合对象(List,Set)转换为数组对象,或者将数组对象转换为集合对象。Java提供了相互转换的工具,但是我们使用的时候需要注意,不能乱用滥用。
1、数组对象转换为集合对象
最暴力的方式是new一个集合对象,然后遍历数组,依次将数组中的元素放入到新的集合中,但是这样做显然过
- nginx同一主机部署多个应用
geeksun
nginx
近日有一需求,需要在一台主机上用nginx部署2个php应用,分别是wordpress和wiki,探索了半天,终于部署好了,下面把过程记录下来。
1. 在nginx下创建vhosts目录,用以放置vhost文件。
mkdir vhosts
2. 修改nginx.conf的配置, 在http节点增加下面内容设置,用来包含vhosts里的配置文件
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- ubuntu添加admin权限的用户账号
hongtoushizi
ubuntuuseradd
ubuntu创建账号的方式通常用到两种:useradd 和adduser . 本人尝试了useradd方法,步骤如下:
1:useradd
使用useradd时,如果后面不加任何参数的话,如:sudo useradd sysadm 创建出来的用户将是默认的三无用户:无home directory ,无密码,无系统shell。
顾应该如下操作:
- 第五章 常用Lua开发库2-JSON库、编码转换、字符串处理
jinnianshilongnian
nginxlua
JSON库
在进行数据传输时JSON格式目前应用广泛,因此从Lua对象与JSON字符串之间相互转换是一个非常常见的功能;目前Lua也有几个JSON库,本人用过cjson、dkjson。其中cjson的语法严格(比如unicode \u0020\u7eaf),要求符合规范否则会解析失败(如\u002),而dkjson相对宽松,当然也可以通过修改cjson的源码来完成
- Spring定时器配置的两种实现方式OpenSymphony Quartz和java Timer详解
yaerfeng1989
timerquartz定时器
原创整理不易,转载请注明出处:Spring定时器配置的两种实现方式OpenSymphony Quartz和java Timer详解
代码下载地址:http://www.zuidaima.com/share/1772648445103104.htm
有两种流行Spring定时器配置:Java的Timer类和OpenSymphony的Quartz。
1.Java Timer定时
首先继承jav
- Linux下df与du两个命令的差别?
pda158
linux
一、df显示文件系统的使用情况,与du比較,就是更全盘化。 最经常使用的就是 df -T,显示文件系统的使用情况并显示文件系统的类型。 举比例如以下: [root@localhost ~]# df -T Filesystem Type &n
- [转]SQLite的工具类 ---- 通过反射把Cursor封装到VO对象
ctfzh
VOandroidsqlite反射Cursor
在写DAO层时,觉得从Cursor里一个一个的取出字段值再装到VO(值对象)里太麻烦了,就写了一个工具类,用到了反射,可以把查询记录的值装到对应的VO里,也可以生成该VO的List。
使用时需要注意:
考虑到Android的性能问题,VO没有使用Setter和Getter,而是直接用public的属性。
表中的字段名需要和VO的属性名一样,要是不一样就得在查询的SQL中
- 该学习笔记用到的Employee表
vipbooks
oraclesql工作
这是我在学习Oracle是用到的Employee表,在该笔记中用到的就是这张表,大家可以用它来学习和练习。
drop table Employee;
-- 员工信息表
create table Employee(
-- 员工编号
EmpNo number(3) primary key,
-- 姓