verilog 7段数码管译码器

---

sed_dec.v：

// 2022-1-20 verilog学习
// 七段码译码器  a-g7根管

`timescale 1ns/10ps;

module sed_dec(
								num,
								a_g
								);

input[3:0]				num;
output[6:0]				a_g;  // a_g -->{a,b,c,d,e,f,g}

reg[6:0]				a_g;  // always赋值需要定义为reg变量

always@(num)begin  // 敏感变量,需要变的量是输入num
	case(num)
	  
	// 4'd0:4位宽的十进制('d),数值为0：0000,4'd8:4位宽的十进制('d),数值为8：1000
	// 'b 二进制,'h十六进制,'d十进制。eg 10'd15,则表示十进制15, 0000001111。 
	4'd0:	begin a_g <= 7'b111_1110; end  // a-g7根管a-f亮,g不亮(0)
	4'd1:	begin a_g <= 7'b011_0000; end
	4'd2:	begin a_g <= 7'b110_1101; end
	4'd3:	begin a_g <= 7'b111_1001; end
	4'd4:	begin a_g <= 7'b011_0011; end
	4'd5:	begin a_g <= 7'b101_1011; end
	4'd6:	begin a_g <= 7'b101_1111; end
	4'd7:	begin a_g <= 7'b111_0000; end
	4'd8:	begin a_g <= 7'b111_1111; end
	4'd9:	begin a_g <= 7'b111_1011; end
	default:begin a_g <= 7'b000_0001;  end // 输入超过9，输出“中杠”
	
	endcase
end

endmodule


//  testbench 测试台
module sed_dec_tb;

reg[3:0]			num_in;
wire[6:0]			a_g_out;
sed_dec sed_dec(
							.num(num_in),
							.a_g(a_g_out)
							);

initial begin 
				num_in <= 0; // 初始化输入
				#3000 $stop; // 4位输入_ _ _ _,16种变化,10ns一个变化，200ns即可
end

always  #10 num_in <= num_in+1;  // 10ns变化一次

endmodule

---

modelsim 仿真：

---

---