★FPGA项目经验

FPGA 学习需要哪些东西？

姓名：朱嘉仪学号：16020199053转载自https://www.zhihu.com/question/27183855/answer/41348747有删减【嵌牛导读】学习FPGA，在不同层次的人明显有不同的答案
亓霂_宣萧·2023-10-31 03:00

软件测试工程师怎么样面试上好的公司？

按照一般的惯例，面试官都会让你自我介绍，介绍你的项目经验，询问你的技术能力，这些都是常规的问题。
阿里大叔说测试·2023-10-31 02:48

Verilog位宽操作技巧----拼接与截位

在FPGA开发中，经常可能会涉及到位宽截取；比如一个信号定义一个信号A[15:0]，在实际使用的时候有时候只需要截取高8位，那么就是A[15:8]，或者截取低8位A[7:0]。
桃子FPGA·2023-10-31 00:20

（49）Verilog实现数据位宽转换【8位-64位】

（49）Verilog实现数据位宽转换【8位-64位】1.1目录1）目录2）FPGA简介3）VerilogHDL简介4）Verilog实现数据位宽转换【8位-64位】5）结语1.2FPGA简介FPGA（
宁静致远dream·2023-10-31 00:19

FPGA时序分析工具（TimeQuest）

提出问题（点灯程序）观看以下程序：moduleled(inputclk,//系统时钟，50MHZinputrst_n,//系统复位，低电平有效outputregled);reg[24:0]cnt;//定义一个计数器always@(posedgeclkornegedgerst_n)beginif(rst_n==1'b0)begincntTimeQuestTimingAnalyzer可以打开，也可以直
电路_fpga·2023-10-30 23:36

时序约束实战（vivado中时序分析软件的使用）

FPGA时序分析_居安士的博客-CSDN博客_fpga时序分析FPGA时序约束_居安士的博客-CSDN博客之前的两篇总结了一些时序分析和约束的概念，如何根据这些概念，在vivado里进行时序约束，下面对步骤进行总结
朴实妲己·2023-10-30 23:06

fpga电平约束有什么作用_FPGA开发全攻略——时序约束

欢迎FPGA工程师加入官方微信技术群点击蓝字关注我们FPGA之家-中国最好的FPGA纯工程师社群一般来讲，添加约束的原则为先附加全局约束，再补充局部约束，而且局部约束比较宽松。
weixin_39689687·2023-10-30 23:35

FPGA设计的心脏——时钟电路

FPGA设计的心脏——时钟电路用心脏来比喻硬件设计中的时钟，再合适不过了。心脏跳动的节拍，频率，就好比时钟的频率大小，上升和下降；时钟虽起伏有别，却周而复始。
ShareWow丶·2023-10-30 23:33

FPGA静态时序分析模型——寄存器到寄存器

1.适用范围本文档理论适用于ActelFPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器）。
YarayQin·2023-10-30 23:01

FPGA开发全攻略——时序约束

原文链接：FPGA开发全攻略连载之十二：FPGA实战开发技巧（5）FPGA开发全攻略连载之十二：FPGA实战开发技巧（6）（原文缺失，转自：FPGA开发全攻略—工程师创新设计宝典）5.3.3和FPGA接口相关的设置以及时序分析
Tiger-Li·2023-10-30 23:59

XDC约束技巧——CDC篇

我们知道XDC与UCF的根本区别之一就是对跨时钟域路径（CDC）的缺省认识不同，那么碰到FPGA设计中常见的CDC路径，到底应该怎么约束，在设计上又要注意些什么才能保证时序报告的准确性？CDC的定
Hyunnnnn·2023-10-30 23:28

【FPGA设计中的时钟约束生成】——代码实现与分析

【FPGA设计中的时钟约束生成】——代码实现与分析在FPGA设计中，时钟是一个非常重要的因素，其质量和稳定性能直接影响整个系统的性能。因此，在设计中，需要生成各种时钟约束以确保时钟满足系统时序要求。
code_welike·2023-10-30 23:28

vivado xdc约束基础知识16：vivado时序约束设置向导中参数配置二（FPGA静态时序分析模型——寄存器到寄存器）

1.适用范围本文档理论适用于ActelFPGA并且采用Libero软件进行静态时序分析（寄存器到寄存器
Times_poem·2023-10-30 23:27

FPGA时序分析与约束（9）——主时钟约束

关于时序路径的详细内容，请阅读:FPGA时序分析与约束（5）——时序路径https://blog.csdn.net/apple_53311083/article/de
apple_ttt·2023-10-30 23:54

从开关式降压DC/DC拓扑产生高输出电流时的低输出电压

在负载点(POL)芯片的DSP处理器，和FPGAs一样，对这些系统的主板其他ASIC设计，低直流母线电压必须进一步减少到2.5伏或更低的能力，提供高负载电流。
刷脸时代·2023-10-30 20:03

FPGA数字信号处理基础----AD936x接口

前言  AD9361是一个集成度很高的通信芯片，使用这个芯片能够方便快速地完成通信相关的设计。下图是ad936x的整体的结构框图，整体上看，可以将ad9363分为数字端接口和模拟端接口，还有内部的本振和滤波器。  在数字接口部分，有用于数据收发的接口，P0和P1。这两个接口可以根据需要设置为不同的模式，分别为cmos接口和lvds接口。  此外在数字接口还有用于控制ad9363的信号，例如spi接
black_pigeon·2023-10-30 19:53

FMC144 -八路14位250MSPS AD FMC-HPC模拟数字转换器板

FMC144-八路14位250MSPSADFMC-HPC模拟数字转换器板一、板卡简介1.1概述FMC144是一款具有8通道模数转换器（ADC）的FPGA夹层卡，具有14bit分辨率，大采样速率达250Msps
hexiaoyan827·2023-10-30 19:53

关于MVP的项目经验心得以及对Jetpack Compose的思考

MVC（既当爹又当妈的痛苦）MVC的缺点就不啰嗦了，来张图总结一下，你看着图上画的挺好挺清楚，实际上它们都在一个Activity类里面呢，互相纠缠在一起，就问你怕不怕。（说出来你可能不信，我在项目中曾经有幸见过超过2000行业务代码的Adapter类，你猜里面都干了啥）关于MVP架构的心得总结(过去式)这部分重点总结一下项目中实践的一些心得和思考，先来简单回忆一下MVP架构的分层：V层和P层交互：
川峰·2023-10-30 17:05

一周掌握 FPGA VHDL Day 3

三、VHDL语句3.1并行语句在结构体中的执行是同时进行，执行顺序与书写顺序无关。并行信号赋值语句a.简单赋值语句目标信号名outputoutputoutputoutput]连接端口名,…)；解析：名字关联方式：portmap语句中位置可以任意；位置关联方式：端口名和关联连接符号可省去，连接端口名的排列方式与所需例化的元件端口定义中的端口名相对应。当前系统与准备接入的元件对应端口相连的通信端口。元
ONEFPGA·2023-10-30 15:08

[FPGA]VHDL语言初学笔记和小Tips

前言：本人使用Xilinx的FPGA，使用的语言是VHDL。在这将自己学习查的，自己遇到的关于VHDL问题都总结在这，都是很基础的东西，会不时的更新。
GG_band·2023-10-30 15:37

【VPX630】青翼 基于KU115 FPGA+C6678 DSP的6U VPX通用超宽带实时信号处理平台

板卡概述VPX630是一款基于6UVPX总线架构的高速信号处理平台，该平台采用一片Xilinx的KintexUltraScale系列FPGA（XCKU115）作为主处理器，完成复杂的数据采集、回放以及实时信号处理算法
北京青翼科技·2023-10-30 13:08

ZYNQ连载01-ZYNQ介绍

ZYNQ连载01-ZYNQ介绍1.ZYNQ参考文档：《ug585-zynq-7000-trm.pdf》ZYNQ分为PS和PL两大部分，PS即ARM，PL即FPGA，PL作为PS的外设。
lljwork2021·2023-10-30 08:28

verilog 浮点数转定点数_FPGA浮点数定点数的处理

http://blog.chinaaet.com/justlxy/p/5100053166大佬博客，讲的非常有条理的1,基础知识(1)定点数的基础认知：首先例如一个16位的数表示的定点数的范围是：(MAX：16‘d32767MIN：-32767#2^15-1#’)最高位符号位，三位整数位，其余的12位是小数位的话，那么它的精度有小数部分决定：1/4096=0.0244140625可表示数的范围为：
懒得思考的聪明人·2023-10-30 01:27

学习日记——FPGA入门基础

一、FPGA基础概念1、FPGA是什么FPGA就是“可反复编程的逻辑器件”。FPGA（FieldProgrammableGateArray）是在PAL、GAL等可编程器件的基础上进一步发展的产物。
热爱生活的fuyao·2023-10-29 22:31

【MATLAB教程案例24】基于matlab的有参图像质量评价仿真与分析,包括MSE,PSNR,NK,AD,SC,MD,NAE

FPGA教程目录MATLAB教程目录目录1.软件版本2.图像质量评价概述3.图像质量评价matlab实现3.1MSE
fpga和matlab·2023-10-29 22:34

ZYNQ FreeRTOS系统使用和固化

相对于复杂的Linux，FreeRTOS等实时操作系统给我们带来更灵活更方便的开发，更直接的和底层FPGA进行交互。
寒听雪落·2023-10-29 21:38

zynq-fpga

vitis新建项目时报错failedtocreateplateformforapplicationproject报错报错原因报错anexceptionoccurredwhiletryingtoadddomain.failedtogeneratethebspsourcesfordomain.hsi55-1433报错原因文件名过长。将路径中较长的文件名修改短一点即可。并不是xsa文件有问题，因为viv
街角~云蝎·2023-10-29 20:06

初探linux子系统集之led子系统(一)【转】

本文转载自:http://blog.csdn.net/eastmoon502136/article/details/37569789就像学编程第一个范例helloworld一样，学嵌入式，单片机、fpga
嵌入式小庄老师·2023-10-29 20:32

【Linux内核】led子系统（1）

就像学编程第一个范例helloworld一样，学嵌入式，单片机、fpga之类的第一个范例就是点亮一盏灯。
AG_·2023-10-29 20:55

PCI9054入门1：硬件引脚定义、时序、FPGA端驱动源码

文章目录1：PCI9054的FPGA侧（local侧引脚定义）2：PCI9054的C模式下的读写时序3：FPGA代码部分具体代码：1：PCI9054的FPGA侧（local侧引脚定义）而PCI9054的本地总线端的主要管脚信号定义如下表所示
可爱的水酱·2023-10-29 19:22

Mac(m1/m2)安装stable-diffusion-webui教程

目录前言内容介绍软硬件需求安装步骤第一步：安装homebrew第二步：安装pytorch第三步：安装stablediffusionwebui第四步：下载ai绘图基础模型第五步：运行常见问题问题1：系统运行容易卡在gfpgan
AI王师傅·2023-10-29 18:02

瑞芯微RK3399/RK3568+FPGA硬件加速设计方案

瑞芯微RK3399/RK3568+FPGA硬件加速设计方案。RK3399通过MIPI接口/PCIE实现与FPGA的对接。信迈科技拥有成熟的方案。
深圳信迈科技DSP+ARM+FPGA·2023-10-29 17:44

FPGA系列5——时序分析（时序模型）

上一篇文章讲了4中典型时序路径，都是可以基于一种时序模型进行时序的分析，进行书序的约束。典型的时序模型如下图所示，一个完整的时序路径包括源时钟路径、数据路径和目的时钟路径，也可以表示为触发器+组合逻辑+触发器的模型。该时序模型的要求为：Tclk≥Tco+Tlogic+Trouting+Tsetup–Tskew其中，Tco为发端寄存器时钟到输出时间；Tlogic为组合逻辑延迟；Trouting为两级
通信牛肉干·2023-10-29 16:26

FPGA时序分析与约束（8）——时序引擎

一、概述要想进行时序分析和约束，我们需要理解时序引擎究竟是如何进行时序分析的，包括时序引擎如何进行建立分析（setup），保持分析(hold)，恢复时间分析(recovery)和移除时间分析(removal)。二、时序引擎进行建立时间分析1、确定建立时间要求（建立时间的捕获沿-建立时间的发起沿）发起沿（launchedge,源时钟产生数据的有效时钟沿），捕获沿（captureedge,目的时钟捕获
apple_ttt·2023-10-29 16:25

如何用AxureSHARE创建团队文件？

本文作者根据最近的项目经验，做了关于这方面的总结，一起来看看~在用axure画原型时，如果是团队协作，使用TeamProject，会使整个项目效率显著提高且减少出错。
余田·2023-10-29 13:56

【【萌新的FPGA学习之同步FIFO的代码与tb】】

萌新的FPGA学习之同步FIFO的代码与tb对于FIFO的介绍在上一节在这里主要介绍要用如何的判断方法使得FIFO确定空满空满信号产生为产生FIFO空满标志，引入cnt计数器，cnt计数器用于指示FIFO
ZxsLoves·2023-10-29 10:56

好的FPGA编码风格（2）--多参考设计软件的语言模板（Language Templates）

什么是语言模板？不论是Xilinx的Vivado，还是Altera的QuartusII，都为开发者提供了一系列Verilog、SystemVerilog、VHDL、TCL、原语、XDC约束等相关的语言模板（LanguageTemplates）。在Vivado软件中，按顺序点击Tools----LanguageTemplates，即可打开设计模板界面。在QuartusII软件中，需要设计文件（.v文
孤独的单刀·2023-10-29 10:12

`include指令【FPGA】

案例：在Verilog中，`include指令可以将一个文件的内容插入到当前文件中。这个指令通常用于将一些常用的代码片段或者模块定义放在单独的文件中，然后在需要使用的地方通过`include指令将其插入到当前文件中。这样可以提高代码的复用性和可维护性。下面是一个`include的使用案例：假设我们有一个名为"adder.v"的文件，其中定义了一个4位加法器模块"adder4"。我们可以将这个模块定
cfqq1989·2023-10-29 09:47

DeOldify 接口化改造 集成 Flask

类似的图片修复项目GFPGAN的改造见我另一篇文https://blog.csdn.net/weixin_43074462/article/details/132497146DeOldify是一款开源软件
控场的朴哥·2023-10-29 08:22

vivado 第一个sdk工程

1.新建工程第一个工程是否添加文件，如果有就添加，没有就next约束文件，引脚约束，也可以图形化配置引脚模式芯片选型空工程报告和界面比起单纯的fpga开发，需要单独创建一个blockdesigner。
shabby爱学习·2023-10-29 04:52

基于FPGA的图像PSNR质量评估计算实现,包含testbench和MATLAB辅助验证程序

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览设置较大的干扰，PSNR=15。设置较小的干扰，PSNR=25。2.算法运行软件版本matlab2022avivado2019.23.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2022/07/2801
简简单单做算法·2023-10-29 02:48

状态机实现流水灯 FPGA实验

一：什么是状态机？状态机的基本要素有3个，其实我们在第一节的举例中都有涉及，只是没有点明，它们是：状态、输出和输入。1、状态：也叫状态变量。在逻辑设计中，使用状态划分逻辑顺序和时序规律。比如：设计伪随机码发生器时，可以用移位寄存器序列作为状态；在设计电机控制电路时，可以以电机的不同转速作为状态；在设计通信系统时，可以用信令的状态作为状态变量等。2、输出：输出指在某一个状态时特定发生的事件。如设计电
噗噗怪猫·2023-10-29 02:08

FPGA状态机实现花式流水灯

花式流水灯是指流水灯不再是按照固定的时间间隔，固定的顺序循环，而是根据需要的顺序点亮、熄灭、闪烁而要实现花式流水灯，就需要用到状态机，有关状态机的介绍大家可以看我上一篇blogFPGA状态机详解_居安士的博客
朴实妲己·2023-10-29 02:38

【FPGA】状态机写按键消抖

文章目录一、状态机原理二、设计思路状态图：状态转移图：三、代码部分四、仿真验证一、状态机原理状态(FSM)，又称有限状态机一段式状态机一段式状态机似乎是一锅端，把所有逻辑（包括输入，输出，状态）都在一个always里解决了，这种写法看上去好像很简洁，但是往往不利于维护，这种写法不太推荐，但是在一些简单的状态机中还是可以使用的。两段式状态机两段式状态机是一种常用的写法，他把时序逻辑和组合逻辑划分开来
EPCCcc·2023-10-29 02:36

【FPGA】状态机实现按键消抖

1、状态机简介状态机，FSM（FiniteStateMachine），也称为同步有限状态机从。指的是在同步电路系统中使用的，跟随同步时钟变化的，状态数量有限的状态机，简称状态机。状态机分类根据状态机的输出是否与输入有关可以分为迷你（Mealy）状态机和摩尔（Moore）状态机。迷你状态机的输出结果的判断条件是当前状态&&输入信号，摩尔状态机的输出结果的判断条件只有当前状态。assigncheck=
钟离黎·2023-10-29 02:35

FPGA中有限状态机的设计原理

目录1.有限状态机（FSM）原理2.设计可综合状态机的指导原则1.有限状态机（FSM）原理有限状态机是由寄存器和组合逻辑构成的硬件时序电路。有限状态机的状态（即由寄存器组的1和0的组合所构成的有限个状态）只可能在同一时钟变沿情况下才能从一个状态跳转到另一个状态有限状态机的下一个状态不但取决于各个输入值，还取决于当前所在状态。这里指的是米里Mealy型有限状态机，而莫尔Moore型有限状态机的下一个
jk_101·2023-10-29 02:03

FPGA_流水灯

FPGA_流水灯文章目录FPGA_流水灯前言时序逻辑计数器工作原理闪光灯_设计文件闪光灯_激励文件闪光灯_仿真图闪光灯_上板流水灯_设计文件流水灯_激励文件流水灯_仿真图流水灯_上板前言本文来自《小梅哥
安赫'·2023-10-29 02:03

FPGA状态机（读书笔记）

FPGA状态机（读书笔记）为什么使用状态机为什么使用三段式状态机三种状态机建模各种建模方法之间的关系一段式与三段式两段式与三段式状态机设计技巧编码FSM的初始化状态FSM的默认状态FSM输出状态机示例一段式状态机示例两段式状态机示例三段式状态机示例
_Bradley_·2023-10-29 02:33

FPGA——状态机专题

录一、何为状态机二、状态机状态检测2.1问题描述2.2工程创建2.3代码2.3.1计时器模块2.3.2状态切换模块2.3.3顶层文件模块2.4原理图三、检测10010串的状态机3.1问题描述3.2原理图示3.3创建工程3.4代码3.4.1按键消抖模块3.4.2状态机模块3.5原理图总结参考文献一、何为状态机状态机由状态寄存器和组合逻辑电路构成，能够根据控制信号按照预先设定的状态进行状态转移，是协调
YouthBlood9·2023-10-29 02:02

FPGA-状态机

文章目录一、状态机的种类1.Moore型状态机2.Mealy型状态机二、状态机要素三、任务一四、任务二五、总结任务要求：1.根据以下描述功能用verilog编写一段代码，并用状态机来实现该功能。（1）状态机：实现一个测试过程，该过程包括启动准备状态、启动测试、停止测试、查询测试结果、显示测试结果、测试结束返回初始化6个状态；用时间来控制该过程，90秒内完成该过程；（2）描述状态跳转时间；（3）编码
伊木子曦·2023-10-29 02:32
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