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【FPGA】
实验二 龙芯平台组合逻辑电路实验HEBUT
实验项目名称实验二龙芯平台组合逻辑电路实验实验成绩实验者D.D.D.专业班级实验日期2023年5月19日一、实验目的1.熟悉龙芯实验平台；2.熟悉Vivado软件使用及
fpga
编程过程；3.熟悉数码管原理
FellAveal
·
2023-12-15 05:18
fpga开发
CPU、MCU、MPU、DSP、
FPGA
各是什么？有什么区别？
1、CPU中央处理器，简称CPU（CentralProcessingUnit），中央处理器主要包括两个部分，即控制器、运算器，其中还包括高速缓冲存储器及实现它们之间联系的数据、控制的总线。电子计算机三大核心部件就是CPU、内部存储器、输入/输出设备。中央处理器的功效主要为处理指令、执行操作、控制时间、处理数据.CPU历史发展：Intel于1971年发售了自己的第一款4位微处理器，设计与ROM400
风禾万里
·
2023-12-14 23:51
智能座舱
fpga开发
单片机
嵌入式硬件
【
FPGA
】Quartus18.1打包封装网表文件（.qxp）详细教程
当我们在做项目的过程中，编写的底层Verilog代码不想交给甲方时怎么办呢？此时可以将源代码打包封装成网表文件（.qxp）进行加密，并且在工程中进行调用。QuartusII的.qxp文件为QuartusIIExportedPartition，用于创建综合或者PAR之后的网表文件。一、.qxp文件打包封装步骤在QuartusII的ProjectNavigator中选中欲创建qxp的module文件，
白码王子小张
·
2023-12-14 22:26
FPGA
fpga开发
【INTEL（ALTERA）】 quartus F-Tile HDMI 英特尔
FPGA
IP设计示例无法正常工作怎么办
项目场景：quartusF-TileHDMI英特尔
FPGA
IP设计示例无法正常工作。
神仙约架
·
2023-12-14 22:55
INTEL（ALTERA）
FPGA
fpga开发
quartus
altera
intel
【INTEL（ALTERA）】 quartus版本 21使用SDI II IP出现错误：无法生成示例设计example_design
项目场景：quartus版本21SDIII
FPGA
IP设计示例生成失败怎么办原因分析：适用于Windows*的英特尔®Quartus®PrimeProEdition软件版本21.3和版本21.4以及英特尔
神仙约架
·
2023-12-14 22:55
INTEL（ALTERA）
FPGA
fpga开发
quartus
intel
altera
【INTEL（ALTERA）】quartus报错UVM_FATAL [cxl_tb_top_initialize] Gen5 链接失败。超时怎么办
项目场景：由于英特尔®Quartus®PrimeProEdition软件版本23.1存在一个问题，您在运行ComputeExpressLink*（CXL*）Type3设计示例的R-Tile英特尔®
FPGA
IP
神仙约架
·
2023-12-14 22:24
INTEL（ALTERA）
FPGA
fpga开发
quartus
intel
altera
Xilinx
FPGA
——ISE时序约束“建立时间不满足”问题解决记录
一、现象最近使用赛灵思的
FPGA
设计项目时，出现时序约束失效问题。点进去发现如下：一个始终约束没有生效，有多处报错。二、原因出现这个问题的原因是，建立时间不满足。
仲南音
·
2023-12-14 22:21
fpga开发
基于
FPGA
的温度控制系统设计（论文+源码）
1.系统设计本次基于
FPGA
的智能温度控制系统，以
FPGA
为控制核心，采用自顶向下的设计方法，按照模块化设计的思路分别实现各个模块，再加以整合实现整个系统，从而达到了温度控制的目的。
沐欣工作室_lvyiyi
·
2023-12-14 22:49
fpga开发
单片机
嵌入式硬件
毕业设计
【
FPGA
/verilog -入门学习3】verilog脉冲计数
需求:1,在EN为高电平时，对输入的Pluse脉冲计数，每个上升沿计数一次2，EN为低电平时，输出计数值和计数完成状态需求分析:输入输出输入：clk，rest_n,i_en,pluse输出：o_cnt,o_state操作步骤输入端推进：步骤1，对pluse进行脉冲边沿检测，识别出每次上升沿，用于后续的计数输出端获取：步骤2，对输出o_state实现方式：在每一次en=0时识别为计数结束。可以用脉冲
王者时代
·
2023-12-14 22:17
verilog
&FPGA
fpga开发
学习
西南科技大学数字电子技术实验三（MSI逻辑器件设计组合逻辑电路及
FPGA
的实现）
FPGA
部分
一、实验目的进一步掌握MIS（中规模集成电路）设计方法。通过用MIS译码器、数据选择器实现电路功能，熟悉它们的应用。进一步学习如何记录实验中遇到的问题及解决方法。二、实验原理1、4位奇偶校验器Y=S7i=0DiMiD0=D3=D5=D6=DD1=D2=D4=D7=`D2、组合逻辑电路F=A`BC+`A(B+C)=A`BC+`AB(C+`C)+`AC(B+`B)=m1+m2+m3+m5=(`m1`m
Myon⁶
·
2023-12-14 22:46
数电实验
fpga开发
西南科技大学
数字电子技术
数电实验
diamond
【XILINX】记录ISE/Vivado使用过程中遇到的一些warning及解决方案
前言XILINX/AMD是大家常用的
FPGA
，但是在使用其开发工具ISE/Vivado时免不了会遇到很多warning，(大家是不是发现程序越大warning越多？)
神仙约架
·
2023-12-14 22:44
xilinx
fpga开发
xilinx
vivado
ISE
FPGA
就业领域指南
用
FPGA
做哪个方向，这个问题应该会出现在很多
FPGA
开发者的脑海里，特别是初学者，和计算机专业去互联网大厂的，亦或是学金融去投行和证券公司的比起来，选择
FPGA
可能算是入错行了，至少在工资上来说，差距是肉眼可见的
程老师讲FPGA
·
2023-12-14 20:30
fpga开发
按照这4步走，不走弯路学习
FPGA
Fpga
从以往的边缘芯片到如今的热门，意味着国产芯片已经逐渐成为主流，国产芯片最终会取代国外芯片成为技术的核心。
程老师讲FPGA
·
2023-12-14 20:00
fpga开发
学习
FPGA
内部资源介绍（4）BLOCK RAM
FPGA
内部资源基础知识第四弹来啦！
程老师讲FPGA
·
2023-12-14 20:29
fpga开发
为什么
FPGA
是战略芯片？
FPGA
（FieldProgrammableGateArray）是在PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物，它是作为一种半定制电路而出现的，既解决了定制电路的不足
程老师讲FPGA
·
2023-12-14 20:54
fpga开发
【
FPGA
图像处理实战】- 图像处理前景如何？就业前景如何？
图像处理是
FPGA
应用的主要领域之一，图像处理数据量特别大且对实时性处理要求高的场景，这恰好能发挥
FPGA
流水线可实时处理的优势。那么
FPGA
图像处理的前景如何？
FPGA入门到精通
·
2023-12-14 19:31
FPGA数字图像处理
fpga开发
图像处理
fpga
vivado
xilinx
HLS(一)Vivado高层次综合概述
目录1.什么是
FPGA
？
优秀的守夜人
·
2023-12-14 14:21
深度学习硬件设计
fpga开发
性能优化
硬件工程
人工智能
Xilinx原语详解——IBUFDS & OBUFDS
在使用
FPGA
时，往往会用到一些差分信号，比如HDMI接口，LVDS接口的ADC、显示器等等设备，而
FPGA
内部往往只会使用单端信号，就需要完成单端信号和差分信号的相互转换，xilinx提供了两个原语对所有
电路_fpga
·
2023-12-14 13:25
fpga开发
高云GW1NSR-4C开发板M3硬核应用
2.
FPGA
综合：解压文件，打开\Gowin_EMP
SDAU2005
·
2023-12-14 13:52
Verilog
fpga开发
FPGA
高端项目：UltraScale GTH + SDI 视频编解码，SDI无缓存回环输出，提供2套工程源码和技术支持
目录1、前言免责声明2、相关方案推荐我这里已有的GT高速接口解决方案我目前已有的SDI编解码方案3、详细设计方案设计框图3G-SDI摄像头LMH0384均衡EQUltraScaleGTH的SDI模式应用UltraScaleGTH基本结构参考时钟的选择和分配UltraScaleGTH发送和接收处理流程UltraScaleGTH发送接口UltraScaleGTH接收接口UltraScaleGTHIP核
9527华安
·
2023-12-14 13:44
FPGA编解码SDI视频专题
FPGA
GT
高速接口
菜鸟FPGA图像处理专题
fpga开发
视频编解码
缓存
GTH
SDI
UltraScale
基于
FPGA
的视频接口之高速IO(SATA)
FPGA
实现SSD硬盘的存储，有点在于速度优势（可达到200MB/s
Eidolon_li
·
2023-12-14 13:05
基于FPGA的视频接口驱动
fpga开发
【
FPGA
/verilog -入门学习10】verilog 查表法实现正弦波形发生器
0，需求用查找表设计实现一个正弦波形发生器寻址的位宽是10位，数据量是1024个，输出的数据是16位1，需求分析数据量是1024个：x=linspace(0,2*pi,1024)输出数据是16位:y范围：0~2^16-1=0~65535y=(sin（x）+1)*65535/2寻址的位宽是10位输入是0~10231023占用10位操作步骤1，使用matlab生成数据，制作sin_rom.coe文件x
王者时代
·
2023-12-14 13:02
verilog
&FPGA
fpga开发
学习
【
FPGA
/verilog -入门学习6】verilog频率计数器
需求在使能信号控制下，计算输入脉冲的每两个上升沿之间的时钟周期数并输出，即输出脉冲频率的计数值输入信号周期性脉冲信号：需要做检测的脉冲频率信号使能信号：高电平进行频率计数，低电平清零计数器输出信号计数值：输出脉冲频率的计数值有效信号：该信号拉高时，输出计数值有效需求分析1，输出产生计数完成状态《=EN且有上升沿脉冲2，输出计数值《=上升沿来临时候从0开始计数，直至下一个上升沿脉冲到来结束，把计数值
王者时代
·
2023-12-14 13:32
verilog
&FPGA
fpga开发
【
FPGA
/verilog -入门学习2】verilog 生成上升沿下降沿脉冲
需求1：使用脉冲边沿检测法设计一个上下降沿检测功能使用脉冲边沿检测法设计一个上下降沿检测功能1，使用clk脉冲来临时pluse移位赋值preg1<=plusepreg2<=preg2preg1比pluse晚一个时钟，preg2比preg1晚一个时钟在利用与/非指令合并，生成上升沿的一个脉冲的r_pluse<={r_pluse[0],pulse};//等效于r_pluse[0]<=pluser_pl
王者时代
·
2023-12-14 13:31
verilog
&FPGA
fpga开发
【
FPGA
/verilog -入门学习4】verilog 实现多路脉冲计数
需求：设计一个脉冲计数器，其功能如下输入脉冲：4路脉冲信号，分别对每路进行脉冲检测并计数使能信号：高电平进行计数，低电平清零计数器计数器：在使能信号高电平期间，对脉冲信号的上升沿进行检测并递增计数值编写测试脚本，进行仿真验证需求分析：使用上一章的一路脉冲检测，使用例化方式产生多路vlg_design使用上章节生成的最小系统//*脉冲计数，当是能时，对pluse脉冲计数实现步骤1）产生pluse上升
王者时代
·
2023-12-14 13:31
verilog
&FPGA
fpga开发
超大规模集成电路设计----
FPGA
时序模型及FSM的设计（八）
本文仅供学习，不作任何商业用途，严禁转载。绝大部分资料来自中国科学院段成华教授PPT超大规模集成电路设计----RTL级设计之FSM（八）7.1CPLD的时序模型7.1.1XPLA3时序模型7.1.2具体时序组成（重点）1.PadtoPad(tPD)2.ClockPadtoOutputPad(tCO)3.ClocktoSetup(tCYC)4.ClocktoPad5.PathEndingatClo
MinJohnson
·
2023-12-14 12:59
FPGA/Verilog
数字集成电路
fpga开发
FPGA
与CPLD的区别与联系
1、
FPGA
定义及特点
FPGA
采用了逻辑单元阵列LCA(LogicCellArray)这样一个新概念,内部包括可配置逻辑模块CLB(ConfigurableLogicBlock)、输入输出模块IOB(InputOutputBlock
程老师讲FPGA
·
2023-12-14 12:27
fpga开发
什么是
FPGA
原型验证？
EDA工具的使用主要分为设计、验证和制造三大类。验证工作贯穿整个芯片设计流程，可以说芯片的验证阶段占据了整个芯片开发的大部分时间。从芯片需求定义、功能设计开发到物理实现制造，每个环节都需要进行大量的验证。现如今验证方法也越来越多，例如：逻辑仿真（功能验证），形式验证，原型验证。功能验证基于软件，验证成本较低，验证环境方便，但性能较差；形式验证为静态验证方式，但不可仿真DUT的一些动态行为。而开发者
程老师讲FPGA
·
2023-12-14 12:27
fpga开发
用于 ChatGPT 的
FPGA
加速大型语言模型
简介：大型语言模型近年来，大型语言模型（LLM）彻底改变了自然语言处理领域，使机器能够生成类似人类的文本并进行有意义的对话。这些模型，例如OpenAI的GPT，具有惊人的理解和生成语言的能力。它们可用于广泛的自然语言处理任务，包括文本生成、翻译、摘要、情感分析等。大型语言模型通常使用深度学习技术构建，特别是使用Transformer架构。Transformer是一种神经网络模型，擅长捕获序列中的长
FPGA技术联盟
·
2023-12-14 12:00
chatgpt
人工智能
fpga
大型语言模型
FPGA
-EEPROM读写记录
整篇文章会首先对AT24C64技术文档进行分析，其次分析AT24C64在
FPGA
上的引脚分配情况，最后逐步分析正点原子给出的Verilog代
Authony.
·
2023-12-06 18:22
FPGA
fpga开发
verilog语法tips
近来有感于技能不足了，所以继续学习
FPGA
、ASIC相关基础知识，分享一点微不足道的经验，也希望各位大佬多多指点蛤（软件工具：ISE）。
我喜欢唱跳rap打篮球
·
2023-12-06 15:35
K7系列
FPGA
多重启动(Multiboot)
Xilinx家的
FPGA
支持多重启动功能（Multiboot），即可以从多个bin文件中进行选择性加载，从而实现对系统的动态更新，或系统功能的动态调整。
今朝无言
·
2023-12-06 14:56
数字逻辑
fpga开发
开发语言
嵌入式硬件
Quartus II 13.1入门使用方法
QuartusII是由AlteraCorporation（现为英特尔旗下的IntelProgrammableSolutionsGroup）发布的一款综合性的
FPGA
设计软件。
Tony小周
·
2023-12-06 14:26
fpga开发
[原创]
FPGA
级联之JTAG烧录
根据客户产品需求，需要评估并转换出设计方案，公司对于产品成本的敏感，一片大容量芯片是足够了，但是价格高，两片芯片价格叠加低于一片大容量
FPGA
芯片，自然双芯片处理就成为了首选。
佣兵之王@大青山
·
2023-12-06 14:55
硬件设计之微处理器应用技巧
fpga开发
FPGA
串口接收解帧、并逐帧发送有效数据-2
FPGA
串口接收解帧、并逐帧发送有效数据工程实现的功能：
FPGA
串口接收到串口调试助手发来的数据，将其数据解帧。
灵风_Brend
·
2023-12-06 14:25
ZYNQ&FPGA实例
fpga开发
信息与通信
【【
FPGA
之 MicroBlaze XADC 实验】】
FPGA
之MicroBlazeXADC实验VivadoIP核提供了XADC软核，XADC包含两个模数转换器（ADC），一个模拟多路复用器，片上温度和片上电压传感器等。
ZxsLoves
·
2023-12-06 12:12
FPGA学习
fpga开发
【
FPGA
】Vivado开发流程（基于2018.3版本）
基本流程：①设计定义②设计输入③分析综合④功能仿真⑤布局布线⑥分析性能1.启动软件双击Vivado图标即可启动Vivado软件。2.创建工程①QuickStart组包含有CreateProject（创建工程）OpenProject（打开工程）OpenExampleProject（打开实例工程）。②Tasks组包含有ManageIP（管理IP）OpenHardwareManager（打开硬件管理器）
龙王山的眺望者
·
2023-12-06 09:34
FPGA
fpga开发
xilinx系列
FPGA
基于VIVADO的pin delay列表生成说明
目录1概述2示例平台3操作说明4注意事项xilinx系列
FPGA
基于VIVADO的pindelay列表生成说明1概述本文用于讲诉xilinx系列
FPGA
基于VIVADO的pindelay列表生成说明，以及一些注意事项
风中月隐
·
2023-12-06 08:44
FPGA
fpga开发
pin
delay
Vivado 综合属性实用命令
演示使用的Vivado版本：2018.3
FPGA
芯片型号：xc7a35tfgg484-2本篇博文，建议在电脑端网页/pad上查看~综合阶段综合设置综合设置的打开方式：注意：凡是出现在综合设置区的设置均为全局设置
在路上-正出发
·
2023-12-06 02:38
XILINX
FPGA
开发经验专栏
XILINX
FPGA
Vivado
综合约束
VIVADO仿真功能系列
版权声明：本文为CSDN博主「
FPGA
Designer」的原创文章，遵循CC4.0BY-SA版权协议，转载请附上原文出处链接及本声明。
杏儿黄
·
2023-12-06 02:07
#
Xilinx/FPGA
xilinx
Vivado
使用Git进行Vivado版本控制
前言 学习
FPGA
也有一段时间了，现在工程相较于以前，一个工程的可能所需要占据的空间有几百兆甚至更大，也在想着有没有什么好的办法来管理这些工程。
black_pigeon
·
2023-12-06 02:37
工具使用
git管理vivado
Vivado版本控制
Vivado版本控制如果您有幸进入
FPGA
领域，那么会遇到版本控制问题，本文讲解的是如何用git进行Vivado进行版本控制。
神州永泰
·
2023-12-06 02:34
FPGA
fpga开发
【risc-v】易灵思efinix
FPGA
riscv嵌入式软件源码分享
系列文章目录分享一些
fpga
内使用riscv软核的经验，共大家参考。后续内容比较多，会做成一个系列。
神仙约架
·
2023-12-05 23:59
efinix
fpga开发
risc-v
易灵思
efinix
【Intel/Altera】 全系列
FPGA
最新汇总说明，持续更新中
前言2023年11月14日英特尔
FPGA
中国技术日，Intel刚发布了新的
FPGA
系列，官网信息太多，我这里结合以前的信息，简单汇总更新一下，方便大家快速了解Intel/Altera
FPGA
家族。
神仙约架
·
2023-12-05 23:59
INTEL（ALTERA）
FPGA
fpga开发
INTEL
Altera
Vivado时序收敛技术（一） Baseline基础理论
FPGA
Times如何知道该约束哪些时钟？ 使用report_clock_networks指令或使用约束向导来查看有哪些主时钟需要约束和输入的主时钟是否被约束。report_clock
yundanfengqing_nuc
·
2023-12-05 21:56
FPGA
Vivado时序分析概念setup time, hold time
Vivado时序分析概念setuptime,holdtimereferenceWhatisSetupandholdtimeinan
FPGA
?
dengyindai1024
·
2023-12-05 21:54
用
FPGA
实现四通道、全频率 GNSS RF 接收器-用于卫星的精确定位
用
FPGA
实现四通道、全频率GNSSRF接收器-用于卫星的精确定位概念全球导航卫星系统（英文：GlobalNavigationSatelliteSystem，GNSS），又称全球卫星导航系统，是能在地球表面或近地空间的任何地点为用户提供全天候的
OpenFPGA
·
2023-12-05 11:59
fpga开发
从合成需求分解
FPGA
性能的核算实例
从合成性能需求：带宽、采样速率、
FPGA
时钟速率、通道数量、波束数量、缓存时间，推算
FPGA
计算资源、传输带宽以及内存容量的一个简要核算实例。提供了需要考虑的因素及核算方法。
CyberInversion
·
2023-12-05 10:54
fpga开发
算法
matlab
FPGA
_单引脚输入输出-三态
FPGA
_单引脚输入输出-三态以常见的I2C协议通讯方式讲解，SDA线既可以接收数据也可以发送数据，I2C发送写控制命令，在空闲状态时，我们给I2C数据方向控制（sda_dir）信号赋值高电平，将sda
自小吃多
·
2023-12-05 09:48
FPGA
fpga开发
笔记
易灵思
FPGA
烧写EFINIX 芯片下载使用步骤
易灵思
FPGA
烧写EFINIX芯片步骤下面介绍在易灵思软件和下载器驱动都安好后，如何进行程序下载的使用步骤。1.首先把支持易灵思下载的下载器USB线连接好电脑，且电脑识别到正确的驱动。
rui22
·
2023-12-05 09:16
软件使用
fpga开发
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