【FPGA】

FPGA project ： volt

moduletop(inputwiresys_clk,inputwiresys_rst_n,inputwire[7:0]ad_data,outputwireds,outputwireoe,outputwireshcp,outputwirestcp,outputwiread_clk);//例化间连线wire[15:0]volt_w;wire[19:00]data_w;assigndata_w={4'
warrior_L_2023·2023-09-18 17:23

FPGA project ： dht11 温湿度传感器

没有硬件，过几天上板测试。moduledht11(inputwiresys_clk,inputwiresys_rst_n,inputwirekey,inoutwiredht11,outputwireds,outputwireoe,outputwireshcp,outputwirestcp);//例化连线wirekey_out_w;wire[19:00]data_w;wiresign_w;wire[
warrior_L_2023·2023-09-18 17:22

C++自动驾驶系统研发工程师，Base北京

、logging等）4.设计、实现以及使用性能分析工具来提高资源（GPU、CPU等）利用率、降低延迟并解决系统瓶颈5.与硬件和传感器工程团队进行协作，更新自动驾驶车辆上的组件或设备（包括不限于传感器、FPGA
IT猎头Jessica·2023-09-18 09:14

Altera&Xilinx公司FPGA简介

Intel/Altera公司Intel/Altera系列FPGA简介-知乎(zhihu.com)AlteraFPGA提供了多种可配置嵌入式SRAM、高速收发器、高速I/O、逻辑模块以及布线。
Nosery·2023-09-18 07:51

基于LUT查找表方法的图像gamma校正算法FPGA实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将gamma=2.2和gamma=1/2.2的数据分别导入到matlab进行对比：2.算法运行软件版本matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2022/07/2801:51
简简单单做算法·2023-09-18 06:55

通过VIO扩充ILA数据采集种类——FPGA硬件开发板调试4

通过VIO扩充ILA数据采集种类——FPGA硬件开发板调试4FPGA开发中，调试是一个非常重要的步骤。
LogicGuruX·2023-09-18 05:54

Xilinx AXI4 相关

正点原子相关视频SDK篇_58~62_AXI接口简介【Xilinx】+【Vivado】+【AXI4总线】+【FPGA】，SDK篇_63~64_自定义IP核-AXI接口【FPGA】+【Vivado】+【自定义
rotk2015·2023-09-18 05:21

【在线仿真】使用HDLBits进行FPGA代码在线综合仿真以及时序图生成

本文讲述使用HDLBits进行FPGA代码在线综合仿真以及时序图生成，用于验证自己的设计。学习完本教程后，通过每次查看"仿真必备要素总结"小节即可轻松的构建自己的仿真了！
YprgDay·2023-09-18 01:58

FPGA/数字IC（芯海科技2022）面试题 2（解析版）

以下仅为学习参考(非原创)，如有疑惑欢迎评论区指出！一、单选题（共20题，每题3分，共60分）1.D触发器：Tsetup=3ns，Thold=1ns，Tck2q=1ns，该D触发器最大可运行时钟频率是（）A、1GHZB、500MHZC、250MHZD、200MHZ解：C最大可运行时钟频率与保持时间无关，1/(Tsetup+Tck2q)=1/4ns=250Mhz2.下列电路属于时序电路的是（）A、编
咖啡0糖·2023-09-17 18:53

什么是Verilog？

Verilog广泛用于数字和混合信号系统的设计和验证，包括专用集成电路(ASIC)和现场可编程门阵列(FPGA)。它支持从结构级到行为级的一系列抽象层级，并用于基于仿真的设
孤独的单刀·2023-09-17 16:38

FPGA通过MIG IP读写DDR3

一.简介本期将接收如何驱动DDR3存储器，当然不会像SDRAM那样，自己手写驱动；而是借助Vivado提供的MIGIP来完成这项工作。但是建议在学习DDR3之前，可以学习一下且写一下SDRAM的驱动，因为它们的涉及到的存储原理和框架一样，只不过DDR3在其基础上增加了一些功能和特性而变得复杂了起来，学会了SDRAM可以约等于学会了DDR3，是不是很nice。二.MIGIP介绍IP核的创建就不作过多
FPGA之旅·2023-09-17 12:47

Matlab Simulink支持system generator插件

SystemGenerator工具2、vivado卸载3、vivado安装四、解决版本不兼容问题五、使用SystemGenerator前言目前有在Simulink中开发完成后将其转换成Verilog语言并将其跑在fpga
岁月指尖流·2023-09-17 10:15

FPGA project ：dds

moduletop(inputwiresys_clk,inputwiresys_rst_n,inputwire[3:0]key,outputwire[7:0]dac_data);//outputwiredac_cl,//assigndac_clk=~sys_clk;//例化间连线wire[3:0]wave_ctrl_w;key_ctrlkey_ctrl_insert(.sys_clk(sys_cl
warrior_L_2023·2023-09-17 10:43

FPGA车牌数字识别系统设计verilog实现（带上板录制视频）

本项目通过OV7725摄像头获取RGB565格式视频流输入FPGA，用移位IP核获得3*3像素阵列，然后对视频流进行高斯滤波处理后用Sobel进行边缘检测，计算图像亮度函数的灰度近似值产生对应的灰度矢量
QQ_778132974·2023-09-17 07:26

VHDL直流电机模糊控制器的设计与实现

在直流电机控制策略方面，属于智能控制理论的模糊控制其突出优点在于它不依赖于被控对象的模型，因此本设计尝试将模糊控制理论应用于直流电机转速控制，并将模糊控制器实现于FPGA（FieldProgrammableGateArray
QQ_778132974·2023-09-17 07:26

自动增益（AGC）算法FPGA实现

数据转换/信号处理中的基于AGC算法的音频信号处理方法及FPGA实现。
QQ_778132974·2023-09-17 07:56

基于FPGA点阵显示屏设计-毕设

本设计是一16×16点阵LED电子显示屏的设计。整机以EP2C5T144C8N为主控芯片，介绍了以它为控制系统的LED点阵电子显示屏的动态设计和开发过程。通过该芯片控制一个行驱动器74HC154和两个列驱动器74HC595来驱动显示屏显示。该电子显示屏可以显示各种文字或单色图像，采用4块8x8点阵LED显示模块来组成16x16点阵显示模式。显示采用动态显示，使得图形或文字能够实现静止、移入移出等多
QQ_778132974·2023-09-17 07:53

北邮22级信通院数电：Verilog-FPGA（2）modelsim北邮信通专属下载、破解教程

北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录1.下载2.解压打开3.modelsim初安装4.crack1.打开crack文件夹。2.选择crack1文件夹。3.打开Readme.txt文本文档5.Readme1.中文翻译2.中文翻译还原、更新与适配
青山如墨雨如画·2023-09-17 03:04

FPGA project ： VGA

modulevga_ctrl(inputwirevga_clk,inputwirevga_rst_n,inputwire[15:00]pix_data,outputwirehsync,outputwirevsync,outputwire[9:0]pix_x,outputwire[9:0]pix_y,outputwire[15:00]rgb);parameterH_SYNC=10'd96,H_BAC
warrior_L_2023·2023-09-17 02:41

关于PCIe

PCIExpress接口的开发方法：1.采用可编程逻辑器件用符合PCIExpress总线规范的FPGA来做2.采用专用接口芯片采用PCIExpress总线专用接口芯片。
Alyna_C·2023-09-17 00:20

CPU设计与实现(8位）

软件：QuartusIIAltera公司的综合性CPLD/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL（AlteraHardware支持DescriptionLanguage）等多种设计输入形式
Lor :)·2023-09-16 18:18

labview csv文件处理_LabVIEW之父：如何提高抽象层级改进软件效率

未来，LabVIEW将可通过更高级的抽象，实现在一个程序框架中对上位机和FPGA同时编程，双方的数据交互在统一平台下执行，而不像过去通过队列形式实现。这会给编程带来更大的便利性，尤其是面对复
weixin_39542093·2023-09-16 17:36

FPGA

1、不熟悉FPGA的内部结构，不了解可编程逻辑器件的基本原理。FPGA为什么是可以编程的？恐怕很多菜鸟不知道，他们也不想知道。因为他们觉得这是无关紧要的。
lucky tiger·2023-09-16 17:06

自顶而下设计FPGA

对IC设计而言，FPGA设计层级大致包括：系统级和行为级，RTL级，门级和晶体管级。
weixin_30414635·2023-09-16 17:36

FPAG入门（零）FPGA结构，厂商，设计流程

目录1.PLD的发展历程2.半导体存储器的分类3.PLD的分类4.FPGA厂商5.FPGA的结构5.1AlteraCycloneIV为例5.2XilinxXC4000为例6.设计流程和工具6.1设计流程
吾日叁問·2023-09-16 17:35

FPGA——HLS编程入门

目录一、HLS简介二、HLS与VHDL/Verilog三、HLS优点与局限四、入门级的HLS程序（一）官方教程文档（二）新建工程（三）添加源文件（四）添加C仿真文件（五）进行C仿真（六）进行C综合（七）联合仿真（八）修改变量位宽（九）添加Directive（十）使用Modelsim打开联合仿真所产生的波形（十一）导出IP核五、应用IP核（一）创建Vivado工程导入IP核（二）将HLS产生的IP添
云开处·2023-09-16 17:35

FPGA虚拟化：突破次元壁的技术

一、利用FPGA虚拟化突破时空限制在传统的FPGA开发模型中，使用者通常使用硬件描述语言（HDL）对应用场景进行建模，然后通过特定的FPGA开发工具将硬件模型映射到FPGA上，最终生成可以运行的FPGA
ONEFPGA·2023-09-16 17:05

FPGA 原理、结构、开发流程简述

简介本文主要介绍了博主在阅读天野英晴主编的《FPGA原理和结构》一书时的读书笔记，方便更好的了解和入门FPGA。本博客图片均来自于参考文献[1]。
jeremy0621·2023-09-16 17:05

FPGA学习的一些误区

[转载]FPGA学习的一些误区我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。
luoai_2666·2023-09-16 17:05

FPGA设计的抽象层级

设计的抽象层级在我们了解Verilog语言的更多细节之前，最好先了解芯片设计中的不同抽象层级。顶层是系统级架构，它定义了各种子模块并根据功能对它们进行分组。例如，处理器集群具有多个核、高速缓存和高速缓存一致性逻辑。所有这些都将被封装为具有输入输出信号的单个模块。在下一个级别中，每个子模块都用硬件描述语言编写，以准确描述每个独立模块的功能。在此阶段，将忽略较低级别的实现细节，例如电路原理图、技术库等
孤独的单刀·2023-09-16 17:04

FPGA中的五个级别和五种仿真

自己查的一些资料，整理记录一下。五个级别：Verilog模型可以是实际电路不同级别的抽象。所谓不同的抽象级别，实际上是指同一个物理电路，可以在不同的层次上用Verilog语言来描述它，如果只从行为和功能的角度来描述某一电路模块，就称为行为模块；如果从电路结构的角度来描述该电路模块，就称为结构模块。抽象的级别和它们对应的模块类型常可以分为以下5种：系统级：对整个系统进行描述，只考虑输入和输出，可以理
普安克山图格·2023-09-16 17:04

Xilinx FPGA管脚约束语法规则（UCF和XDC文件）

文章目录1.ISE环境（UCF文件）2.Vivado环境（XDC文件）本文介绍ISE和Vivado管脚约束的语句使用，仅仅是管脚和电平状态指定，不包括时钟约束等其他语法。ISE使用UCF文件格式，Vivado使用XDC文件，Vivado中的MIG_DDR管脚也是使用的UCF文件。1.ISE环境（UCF文件）ISE开发环境可以使用图形化分配界面PlanAhead工具，本文介绍手动编写约束语句的方式。
whik1194·2023-09-16 08:50

FPGA----VCU128的DDR4无法使用问题（全网唯一）

1、在Vivado2019.1版本中使用DDR4的IP核会遇到如下图所示的错误，即便过了implementation生成了bit，DDR4也无法正常启动。2、解决办法，上xilinx社区搜一下就知道了AMDCustomerCommunityhttps://support.xilinx.com/s/article/69035?language=en_US这是关于DDR4的所已知问题的解决方案AMDC
发光的沙子·2023-09-16 08:18

FPGA project: uart_rs485

没有设计rs485的顶层，因为我的另一块板子没有TTL信号转差分信号的芯片：MAX3485CSAmodulectrl(inputwiresys_clk,inputwiresys_rst_n,inputwirekey_w,inputwirekey_b,outputwire[7:0]po_data,//由于w_en与b_en使能信号是reg型，虽然po_data是时序逻辑，但是相对于按键按下信号，仍然
warrior_L_2023·2023-09-16 08:14

FPGA project : seg_595

/*产生二进制数据0~999_999每隔100ms*/moduledata_gen#(parameterMAX_100MS=23'd5_000_000,MAX_DATA=20'd999_999)(inputwiresys_clk,inputwiresys_rst_n,outputreg[19:00]data,outputwire[05:00]point,outputwiresign,outputr
warrior_L_2023·2023-09-16 08:44

FPGA project ： example_ram

moduleram_ctrl#(parameterCNT_MAX=24'd9_999_999)(inputwiresys_clk,inputwiresys_rst_n,inputwirewr_flag,inputwirerd_flag,outputregwr_en,//writeenableoutputreg[7:0]addr,//单端口ram读写共用一个地址线outputreg[7:0]wr_d
warrior_L_2023·2023-09-16 08:44

FPGA projet : VGA

在vga屏幕上显示：野火科技相比于上个工程，只需要修改vga_pix模块即可。注意存储器类型变量的定义：reg【宽度】【深度】赋值always@（poseedgevga_clk）begin为每一行赋值，不可位赋值。end使用【深度】【宽度】modulevga_pix(inputwirevga_clk,inputwirevga_rst_n,inputwire[9:0]pix_x,inputwire[
warrior_L_2023·2023-09-16 08:44

FPGA project : usrt_rs232

moduleuart_rx#(parameterUART_BPS='d9600,CLK_FREQ='d50_000_000)(inputwiresys_clk,inputwiresys_rst_n,inputwirerx,outputreg[7:0]po_data,outputregpo_flag);parameterBAUD_CNT_MAX=CLK_FREQ/UART_BPS;//regdefi
warrior_L_2023·2023-09-16 08:44

FPGA project ： frequency_measure

modulefrequency_measure(inputwiresys_clk,inputwiresys_rst_n,inputwiretest_clk,outputreg[19:00]frequency);//输出信号，应该在sys_clk时钟域下//频率，单位是Khz0Khz~50_000Khz//最高50MhzparameterTIME_250MS=24'd12_500_000;//0.2
warrior_L_2023·2023-09-16 08:12

Zynq UltraScale+ XCZU3EG 解码 MIPI 视频 DP 输出，MIPI CSI-2 RX Subsystem，提供vivado工程源码和技术支持

模块性能及其优越性4、详细设计方案设计原理框图OV5640摄像头及其配置MIPICSI-2RXSubsystemSensorDemosaicGammaLUTMIPID-PHY硬件方案5、vivado工程详解PL端FPGA
9527华安·2023-09-16 05:36

FPGA 纯VHDL解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持

详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存HDMI输出5、vivado工程详解PL端FPGA
9527华安·2023-09-16 05:36

Zynq7020 纯VHDL解码 MIPI 视频，4路图像缩放拼接输出，提供vivado工程源码和技术支持

摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存RGB转HDMI模块MIPID-PHY硬件方案5、vivado工程详解PL端FPGA
9527华安·2023-09-16 05:35

Zynq UltraScale+ XCZU3EG 纯VHDL解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持

详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存DP输出5、vivado工程详解PL端FPGA
9527华安·2023-09-16 05:57

Going Deeper with Embedded FPGA Platform for Convolutional Neural Network. 深鉴科技文章调研

1.全连接层和SVD算法全连接层相当于卷积核大小与输入featuremap大小一致，卷积核个数与全连接层神经元个数一致的一个卷积层。全连接层的实现方法上没有难度，难点在于大量的权重数据存储。VGG16各层数据量如上图所示为VGG16中各层所包含featuremap的数据量以及权重数据量。可以清晰的看到，FC第一层的featuremap（即图中的memory）数据量仅为4096个数据，而该层的权重数
Qmshao·2023-09-16 02:48

1-FPGA硬件加速-YUV_YCbCr

这是对《基于Matlab与FPGA的图像处理教程》的学习笔记，代码和内容摘取自书中。
会点灯的大力水手·2023-09-16 00:11

设计资料原理图-383光纤加速计算-XCKU060的双路QSFP+光纤PCIe 卡 高速信号处理卡

基于kintexUltraScaleXCKU060的双路QSFP+光纤PCIe卡一、板卡概述本板卡系北京太速科技自主研发，基于XilinxUltraScaleKintex系列FPGAXCKU060-FFVA1156
hexiaoyan827·2023-09-15 22:45

基于双XCKU060+双C6678 的双FMC接口40G光纤传输加速计算卡381

一、板卡概述板卡采用基于双FPGA+双DSP的信号采集综合处理硬件平台，板卡大小360mmx217mm。
a7257825·2023-09-15 22:44

2路 QSFP，40G 光纤的数据实时采集（5GByte/s 带宽）板卡设计原理图 -PCIE732

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，板载2组独立的72位DDR4SDRAM大容量缓存。板卡具有1个RJ45千兆以太网口以及若干IO信号。
北京青翼科技·2023-09-15 22:44

[PCIE703]FPGA实时处理器-XCKU060+ARM(华为海思视频处理器-HI3531DV200)高性能综合视频图像处理平台设计资料及原理图分享

板卡概述PCIE703是自主研制的一款基于PCIE总线架构的高性能综合视频图像处理平台，该平台采用Xilinx的高性能KintexUltraScale系列FPGA加上华为海思的高性能视频处理器来实现。
北京青翼科技·2023-09-15 22:44

高速信号处理板资料保存：383-基于kintex UltraScale XCKU060的双路QSFP+光纤PCIe 卡设计原理图

基于kintexUltraScaleXCKU060的双路QSFP+光纤PCIe卡一、板卡概述本板卡系我司自主研发，基于XilinxUltraScaleKintex系列FPGAXCKU060-FFVA1156
hexiaoyan827·2023-09-15 22:42
上一页 46 47 48 49 50 51 52 53 下一页
按字母分类： ABCDEFGHIJKLMNOPQRSTUVWXYZ其他