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北邮22级信通院数电：Verilog-FPGA（1）实验一“跑通第一个例程” 过程中遇到的常见问题与解决方案汇总（持续更新中）

、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录问题一：Verilog代码没有跑通报错信息：错因分析：问题二：已连接FPGA

青山如墨雨如画·2023-09-15 21:43

2022FPGA创新设计竞赛选题分析与建议——写给大一大二学弟学妹

0写在最前老师新带了几个大一大二的同学准备参加FPGA创新设计竞赛，他们不具备太多的参赛经验，往往专业知识也没有学太多。有一颗想参赛的心，却又茫然不知所措。

泰克火神龙·2023-09-15 18:43

SadTalker 让图片说话

//www.d-id.com/输入图片加音频产生2d视频安装使用1、拉取github，下载对应安装库2、下载对应模型baidu网盘新建checkpoints，把下载sadtalker里模型拷贝进去；gfpgan

loong_XL·2023-09-15 18:12

Quartus Ⅱ中遇到的问题

Quartus中遇到的报错一、FailedtolaunchMegaWizardPlug-InManager报错：FailedtolaunchMegaWizardPlug-InManager.PLLIntelFPGAIPv18.1couldnotbefoundinthespecifiedlibrarypaths

STATEABC·2023-09-15 15:01

Xilinx FPGA 7系列 GTX/GTH Transceivers (2)--IBERT

IBERTGTXIBERT核心提供了基础广泛的物理介质附件（PMA）评估7系列FPGAGTX收发器的演示平台。

LEEE@FPGA·2023-09-15 14:21

Xilinx FPGA 7系列 GTX/GTH Transceivers (1)

初识XlilixGTX1概述Xilinx7系列FPGA全系所支持的GT，GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，GT的意思是GigabyteTransceiver，G比特收发器

LEEE@FPGA·2023-09-15 14:46

浅谈FPGA，SoC，ASIC

内容：主要介绍FPGA，SoC，ASIC的一些基本概念读完这篇文章，你将会学到FPGA，SoC，ASIC的含义，它们之间的异同点，以及它们分别都是做什么的，加深对它们的理解声明：文章主要参考知乎上两篇文章

北枫凉·2023-09-15 14:55

入行IC | 新人入行IC选择哪个岗位更好？

IC的岗位一般有设计、验证、后端、封装、测试、FPGA等等。但是具体到每个人身上，就要在开始的时候确定下你要找的职位，可以有两个或三个，但是要分出主次，主次不分会让你纠结整个找工作的过程。

IC修真院·2023-09-15 13:03

【集创赛】arm杯国奖作品推荐--技术文档！

本次转载已通过作者授权整理人：郭丹“基于ARMCortex-M3处理器与FPGA的实时人脸检测SOC”的概述请看《基于ARMCortex-M3处理器与FPGA的实时人脸检测SOC（查看公众号上篇内容）》

数字积木·2023-09-15 07:49

【集创赛】arm杯国奖作品推荐--作品介绍！

本次转载已通过作者授权整理人：郭丹项目描述我们采用ARMCortex-M3软核及FPGA构成了轻量级的实时人脸检测SOC，通过ov5640摄像头采集实时图像，经过检测系统的检测后，将已经框出人脸的实时图像通过

数字积木·2023-09-15 07:49

FPGA计数器边界问题解析

FPGA计数器边界问题解析一次作者在处理AMBE2000数据接收过程中，遇到一个问题，对该计数器边界总是模糊不清。现在予以说明，以警示以后工作时书写错误代码。

I am a FPGAer·2023-09-15 07:33

“混合”引擎为通用子模块提供动力，实现嵌入式I / O灵活性

但是，基于流行的夹层卡格式的具有成本效益的现场可编程门阵列（FPGA）技术的新实现正在“针对VME，PCI，CompactPCI和VME提供可承受的标准硬件和自由形式的I/O多功能性”的两全其美。

非著名程序员阿强·2023-09-15 07:01

基于FPGA的图像sobel锐化实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将FPGA的仿真结果导入到matlab显示图像效果2.算法运行软件版本MATLAB2022a

简简单单做算法·2023-09-15 07:28

Xilinx FPGA未使用管脚上下拉状态配置（ISE和Vivado环境）

文章目录ISE开发环境Vivado开发环境方式1：XDC文件约束方式2：生成选项配置ISE开发环境ISE开发环境，可在如下Bit流文件生成选项中配置。右键点击GenerateProgrammingFile，选择ProcessProperties，在弹出的窗口选择ConfigurationOptions->UnusedPin，选择PullDown、PullUp或者Float。可以看到，除了未使用管脚

whik1194·2023-09-15 06:17

Gowin FPGA 系列产品编程配置手册

高云半导体FPGA配置流程图4.1上电时序电源上电的过程中，FPGA内部的上电复位(POR)电路开始工作。POR电路确保外部I/O管脚处于高阻状态并监控VCC/VCCX/VCCOn电源轨。

华为奋斗者精神·2023-09-15 05:50

【FPGA项目】第1个项目，来点个灯吧~

前言你会FPGA吗？我会点灯！一、概述作为一名点灯高手，今天就来实际操练一下。如何点亮？开发板上带有8个LED灯，我们只需要控制它对应的管脚电平输入即可。1：灭；0：亮。如何实现流水灯？

子墨祭·2023-09-15 05:09

【FPGA项目】进阶版沙盘演练——报文收发（报文处理、CDC、CRC）

前言书接上文【FPGA项目】沙盘演练——基础版报文收发_子墨祭的博客-CSDN博客，前面我们做了基础版的报文收发，相信对逻辑设计有了一定的认知，在此基础上，继续完善一个实际报文收发可能会遇到的一些处理：

子墨祭·2023-09-15 05:07

千兆以太网网络层 ARP 协议的原理与 FPGA 实现

模拟数据发送2.仿真模块3.仿真波形六、以太网ARP帧发包测试---RGMII1.顶层文件2.仿真代码七、上板测试（RGMII）前言本节对以太网电路接口和以太网帧协议做简单的介绍，并在了解了以太网帧协议后，在FPGA

C.V-Pupil·2023-09-15 00:29

千兆以太网硬件设计及链路层 MAC 协议格式

以太网系列文章：（1）千兆以太网硬件设计及链路层MAC协议格式（2）千兆以太网网络层ARP协议的原理与FPGA实现（3）CRC校验代码原理文章目录前言一、以太网MAC层接口介绍1.MII接口2.GMII

C.V-Pupil·2023-09-15 00:58

2024届数字IC设计秋招面经-鼎信

背景985硕士，计算机科班，实验室做cpu设计和fpga算法加速，我做处理器安全方向，有项目。投递8.25没有笔试，两轮面试，直接通知下周一面试，草草的准备了下。

搞IC的小冯·2023-09-14 23:45

HDMI 直通 ILA 调试实验

FPGA教程学习第十四章HDMI直通ILA调试实验文章目录FPGA教程学习前言实验原理程序设计实验过程实验尝试总结TODO前言HDMI输入直通到HDMI输出的显示，完成一个简单的HDMI输入输出检测。

weixin_45090728·2023-09-14 22:19

HDMI字符显示实验

FPGA教程学习第十五章HDMI字符显示实验文章目录FPGA教程学习前言实验原理程序设计像素点坐标模块字符叠加模块实验结果知识点总结前言在HDMI输出彩条的基础上输出osd叠加信息。

weixin_45090728·2023-09-14 22:15

ARM、MCU、DSP、FPGA、SOC你知道是什么吗？

ARMARM处理器是Acorn计算机有限公司面向低预算市场设计的第一款RISC微处理器。更早称作AcornRISCMachine。ARM处理器本身是32位设计，但也配备16位指令集，一般来讲比等价32位代码节省达35%，却能保留32位系统的所有优势。ARM历史发展：1978年12月5日，物理学家赫尔曼·豪泽（HermannHauser）和工程师ChrisCurry，在英国剑桥创办了CPU公司（Ca

果乐果香·2023-09-14 21:18

ARM、MCU、DSP、FPGA、SOC各是什么？区别是什么？(转)

ARMARM处理器是Acorn计算机有限公司面向低预算市场设计的第一款RISC微处理器。更早称作AcornRISCMachine。ARM处理器本身是32位设计，但也配备16位指令集，一般来讲比等价32位代码节省达35%，却能保留32位系统的所有优势。ARM历史发展：1978年12月5日，物理学家赫尔曼·豪泽（HermannHauser）和工程师ChrisCurry，在英国剑桥创办了CPU公司（Ca

weixin_30294021·2023-09-14 21:48

MCU、MPU、DSP、FPGA的介绍

MCU简介：MCU全称MicrocontrollerUnit(微控制单元)，又称为SingleChipMicrocomputer（单片微型计算机），简称单片机。是将中央处理器CPU和内存、计数器、UART、ADC、DAC、USB、DMA等等的外围电路集合在单一的芯片里，组成一个芯片级的计算机。根据不同的场合集合不同的外围电路，成为专用单片机，降低成本，不会造成资源浪费。位数：4位、8位、16位、3

学会！·2023-09-14 21:47

关于激光探测器光斑质心算法在FPGA硬件的设计

目录0引言1CCD采集图像质心算法2基于FPGA的图像质心算法3仿真结果与分析4结论0引言在一些姿态检测的实际应用中，需要在被测对象上安装激光探测器[1]，利用CCD相机捕捉激光光斑来检测观测对象的实际情况

江鸟的坚持·2023-09-14 18:27

Canny图像算法仿真

Matlab产成图像第三步：Modelsim仿真路径设置第四步：开始仿真第五步：matlab查看图像先读为快，以结果为导向，本期介绍Canny图像算法仿真验证，后续将介绍canny算法原理与实现，欢迎持续关注，FPGA

江鸟的坚持·2023-09-14 18:25

FPGA之所以比CPU、GPU更快，本质上是因为其无指令，无共享内存的体系结构所决定的。冯氏结构中，由于执行单元可能执行任意指令，就需要

FPGA之所以比CPU、GPU更快，本质上是因为其无指令，无共享内存的体系结构所决定的。冯氏结构中，由于执行单元可能执行任意指令，就需要有指令存储器、译码器、各种指令的运算器、分支跳转处理逻辑。

敲啊敲木鱼·2023-09-14 18:49

vision calculator——摄像头模块设计(一)

这一部分的工程框架如下图所示：整个FPGA硬件工程分为四个部分：PLL模块，产生RAM读写及

EE_Young·2023-09-14 17:03

大厂笔试面试总汇目录

14.海康威视15.士兰微16.寒武纪17.饿了吗18.牛客网19.商汤科技20.平头哥21.芯动科技22.紫光展锐23.旷视科技24.爱奇艺本专栏不定期更新整理各大公司的面试/笔试相关资料作者ID：fpga

fpga和matlab·2023-09-14 10:40

VIVADO FFT IP核配置以及端口说明

（以下内容均是在学习了别人博客后，自己小结出来的）原文链接1：https://blog.csdn.net/FPGADesigner/article/details/80694673原文链接2：https

zan_·2023-09-14 09:06

Altera FPGA上运行8051

0.环境-Quartus13-EP4CE6E22开发板-keilc51-ag10kl144h（本工程兼容AGM）下载8051源码：https://www.oreganosystems.at/products/ip-cores/8051-ip-core1.CreateProjectFile-->NewProjectWizard位置：E:\Workspaces\Quartus\EP4CE6_Core\

qq_27158179·2023-09-14 05:40

简单介绍Rope Crystal（类似Roop）项目

文章目录（一）关于RopeCrystal（二）安装RopeCrystal（三）运行RopeCrystal（3.1）选择目录（3.2）加载目录（3.3）选择并替换（3.4）播放和录制（四）参数详解（4.1）GFPGAN

若苗瞬·2023-09-13 23:22

FPGA-结合协议时序实现UART收发器（一）：UART协议、架构规划、框图

FPGA-结合协议时序实现UART收发器（一）：UART协议、架构规划、框图记录FPGA的UART学习笔记，以及一些细节处理，主要参考奇哥fpga学习资料。

Bellwen·2023-09-13 19:16

FPGA-结合协议时序实现UART收发器（三）：串口接收模块uart_rx

FPGA-结合协议时序实现UART收发器（三）：串口接收模块uart_rx串口接收模块uart_rx的功能实现文章目录FPGA-结合协议时序实现UART收发器（三）：串口接收模块uart_rx一、功能实现二

Bellwen·2023-09-13 19:44

数字IC设计之时序分析基础概念汇总

时钟是FPGA中同步电路逻辑运行的一个基准。理想的时钟信号如下图:2时钟抖动ClockJitter理想的时钟信号是完美的方波，但是实际的方波是存在一些时钟抖动的。那么什么是时钟抖动呢?

weixin_45230720·2023-09-13 08:39

FPGA-结合协议时序实现UART收发器（六）：仿真模块SIM_uart_drive_TB

FPGA-结合协议时序实现UART收发器（六）：仿真模块SIM_uart_drive_TB仿真模块SIM_uart_drive_TB，仿真实现。vivado联合modelsim进行仿真。

Bellwen·2023-09-13 08:35

FPGA-结合协议时序实现UART收发器（五）：串口顶层模块UART_TOP、例化PLL、UART_FIFO、uart_drive

FPGA-结合协议时序实现UART收发器（五）：串口顶层模块UART_TOP、例化PLL、UART_FIFO、uart_drive串口顶层模块UART_TOP、例化PLL、UART_FIFO、uart_drive

Bellwen·2023-09-13 08:04

FPGA-结合协议时序实现UART收发器（二）：串口发送模块实现uart_tx

FPGA-结合协议时序实现UART收发器（二）：串口发送模块实现uart_tx实现架构框图中的uart_tx串口发送模块功能。

Bellwen·2023-09-13 08:34

FPGA-结合协议时序实现UART收发器（四）：串口驱动模块uart_drive、例化uart_rx、uart_tx

FPGA-结合协议时序实现UART收发器（四）：串口驱动模块uart_drive、例化uart_rx、uart_tx串口驱动模块uart_drive、例化uart_rx、uart_tx，功能实现文章目录

Bellwen·2023-09-13 08:34

【紫光同创国产FPGA教程】——【PGL22G第八章】HDMI输出彩条实验例程

需授权并注明出处适用于板卡型号：紫光同创PGL22G开发平台（盘古22K）一：盘古22K开发板（紫光同创PGL22G开发平台）简介盘古22K开发板是基于紫光同创Logos系列PGL22G芯片设计的一款FPGA

小眼睛FPGA·2023-09-13 08:04

基于Lattice XO2-4000HC FPGA核心板及电子森林综合训练底板的ADC数字电压表及OLED显示设计(Verilog)

目录:pushpin:前言:space_invader:设计模块及设计思路:fried_shrimp:ADC驱动及数码管显示模块：adc_driver2segADC驱动模块（已验证）数码管显示模块（已验证）二进制转BCD码模块数码管驱动模块adc2seg顶层模块adc_driver2seg顶层模块:honey_pot:OLED驱动模块：oled_driver_adc（实验验证）oled_cmd_R

KafCoppelia·2023-09-13 06:26

基于FPGA的图像指数对比度增强算法实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1图像指数对比度增强概述4.2基于FPGA的图像指数对比度增强5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本

简简单单做算法·2023-09-13 06:58

硬件设计之JTAG转USB转换芯片

前言实验室XILINX下载器常常存在不够用的情况，将下载器集成到PCB上这样调试时只需要一条USB线缆就行啦，再也不用到处找下载器了呜呜，XILINXFPGA支持JTAG最高优先级调试，因此只需要将JTAG

青豆哒哒·2023-09-13 03:52

FPGA----Vivado SDK创建并使用静态链接库（C/C++代码移植）

1、在进行SoC开发时，PS端的C/C++代码可能涉及到核心算法需要移植操作，为此，本文讲述了如何将C/C++代码打包为.a文件供程序调用2、文章以我的程序为例，逐步讲述代码生成静态链接库并调用的方法。下面是我程序的目录结构，Util调用了Eigen矩阵运算库。load_circuit_from_case调用了xilffs（SD卡读取功能包）以及Util。circuit_sim调用了load_ci

发光的沙子·2023-09-12 23:42

FPGA----VCU128的SCUI（上位机软件）无法使用问题

1、第一次使用VCU128，发现很坑，记录一下使用方法。①首先需要在购买的包装盒子中找到密匙去官网下载个license②在Vivado2019.1版本中将2019.2的板卡数据导入，很奇怪把哈哈哈哈。下面是下载链接https://github.com/Xilinx/XilinxBoardStore/tree/2019.2/boards/Xilinx/vcu128https://github.com

发光的沙子·2023-09-12 23:11

无人机服务器通信协议软件设计,支持MAVLink通信协议的微型无人机数传电路设计...

无人机市场也在不断壮大和发展,而发展的同时也带来了挑战.对飞控系统对于数据的采集速度,处理速度,精度都有了更为严苛的要求.传统的基于MCU的飞控系统,在对数据采集系统的数据采集速度和处理速度,处理精度上有一定的劣势.而基于FPGA

留学测评君·2023-09-12 23:24

博客摘录「 Xilinx FPGA管脚XDC约束之：物理约束」2023年5月17日

端口名称为数组时，需要用{}括起来，端口名不能为关键字。差分信号约束，只约束P管脚即可，系统自动匹配N管脚约束，当然_P和_N管脚都约束也没有问题；

新生代CV搬运工·2023-09-12 18:33

FPGA之MIO与EMIO

MIO引脚直接连接在PS上，像其他普通ARM一样，不需要通过XPS进行硬件配置，直接通过SDK编程即可。MIO位置是固定好的，功能也是预先定义好的。不需要添加管脚约束。使用EMIO引脚必须通过XPS进行硬件配置，然后在PS部分使用SDK进行编程控制。