【FPGA】第48页

友思特干货｜如何克服边缘视觉的带宽限制？

开放的FPGA支持快速算法开发。友思特GidelFantoVision40小型计算机是我们的杰作。这款产品连接多相机实现高效图像采集和处理

友思特智能感知·2023-09-25 18:54

FPGA接收串口数据并通过LCD1602显示

一、前言在学习《FPGA设计与VerilogHDL实现》第九章内容Verilog驱动常用I/O外设时，书中有一个驱动LCD1602的例程，但其是通过状态机显示固定的几个字符。

m0_51294753·2023-09-25 18:02

FPGA project ： rom_vga_jump

只有vga_pix模块代码与rom_vga不同，所以只上传了这个模块的代码与仿真代码。//#defineBLACK0x0000//黑色//#defineNAVY0x000F//深蓝色//#defineDGREEN0x03E0//深绿色//#defineDCYAN0x03EF//深青色//#defineMAROON0x7800//深红色//#definePURPLE0x780F//紫色//#defi

warrior_L_2023·2023-09-25 14:17

【PCIE702-1】基于Kintex UltraScale系列FPGA的高性能PCIe总线数据预处理载板

PCIE702-1是一款基于PCIE总线架构的高性能数据预处理FMC载板，板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，实现各个接口之间的互联。

北京青翼科技·2023-09-25 14:15

人类全基因组分析提速10倍的背后：TCS服务垂直行业的探索

腾讯云开发者·2023-09-25 10:24

JTAG调试原理

现在多数的高级器件都支持JTAG协议，如ARM、DSP、FPGA器件等。标准的JTAG接口是4线：TMS、TCK、TDI、TDO，分别为模式选择、时钟、数据输入和数据输出线。

安然无忧·2023-09-25 09:22

DSP no boot模式启动调试

1JTAG调试ARM/DSP/FPGA芯片简介在CPU外围，处理器内部包含了JTAG的硬件实现，并且向外界提供接口，即TMS、TCK、TDI、TDO四个引脚。

深圳信迈科技DSP+ARM+FPGA·2023-09-25 09:21

Xilinx FPGA开发实用经验学习（二）

1、JTAG电路的原理与设计先说一下JTAG（JointTestActionGroup)。标准的JTAG接口是4线接口，TMS、TCK、TDI以及TDO，分别为模式选择、时钟、数据输入以及输出信号线。JTAG电路的功能模块如下图所示：JTAG接口常用于实现ISP（In-SystemProgrammable），对Flash等器件进行编程。JTAG边界扫描电路又称为BoundarySeanTest（B

海绵笨笨·2023-09-25 09:51

Verilog开源项目——百兆以太网交换机（一）架构设计与Feature定义

禁止转载博主主页：王_嘻嘻的CSDN主页全新原创以太网交换机项目，Blog内容将聚焦整体架构、模块设计方面；更新周期可能会略慢，希望朋友们多多包涵关注本专题的朋友们可以学习到原创交换机设计的全流程，包括设计与验证（FPGA

王_嘻嘻·2023-09-25 08:21

从零开始 verilog 以太网交换机（六）帧处理单元设计与实现

帧处理单元设计与实现声明：博主主页：王_嘻嘻的CSDN主页从零开始verilog以太网交换机系列专栏：点击这里未经作者允许，禁止转载，侵权必删关注本专题的朋友们可以收获一个经典交换机设计的全流程，包括设计与验证（FPGA

王_嘻嘻·2023-09-25 08:50

从零开始 verilog 以太网交换机（七）总结与展望

总结与展望声明：博主主页：王_嘻嘻的CSDN主页从零开始verilog以太网交换机系列专栏：点击这里未经作者允许，禁止转载，侵权必删关注本专题的朋友们可以收获一个经典交换机设计的全流程，包括设计与验证（FPGA

王_嘻嘻·2023-09-25 08:50

Verilog开源项目——百兆以太网交换机（二）AES加解密模块设计

禁止转载博主主页：王_嘻嘻的CSDN主页全新原创以太网交换机项目，Blog内容将聚焦整体架构、模块设计方面；更新周期可能会略慢，希望朋友们多多包涵关注本专题的朋友们可以学习到原创交换机设计的全流程，包括设计与验证（FPGA

王_嘻嘻·2023-09-25 08:49

FPGA中Block RAM和分布式RAM的区别？分别适用的场景是什么？

FPGA中BlockRAM和分布式RAM的区别？分别适用的场景是什么？

SincX·2023-09-24 23:06

基于FPGA双路GMSL接收

功能概述产品版主要功能为接收两路GMSL图像（解码芯片MAX96706），并将两路图像通过Xilinx公司生产的FPGA芯片，转换为RJ45接口的网络数据（满足标准UDP协议），且能通过一路HDMI输出

Eidolon_li·2023-09-24 21:46

360环视辅助驾驶硬件系统方案---OV2715+DS90UB913+DS90UB914+FPGA

1、前置摄像头高级驾驶员辅助系统中的摄像头系统可以分析视频内容，以便提供车道偏离警告（LDW）、自动车道保持辅助（LKA）、远光灯/近光灯控制和交通标志识别（TSR）。在前视黑白摄像头中，图像传感器会向配备DSP扩展的双核MCU提供传入视频帧，以进行图像处理。其他系统要求包括提供适当的物理通信接口、电源、可选的DRAM以及可降低系统成本的嵌入式闪存。2、后置摄像头智能后视摄像头可在本地对视频内容进

打怪升级ing·2023-09-24 21:46

基于FPGA的RS232串口收发系统开发

up目录一、理论基础二、核心程序一、理论基础数据传输方式指的是通过某种方式建立一个数据传输通道将数据信号在其中传输，它是数据通信的基础。数据的传输方式分为并行传输和串行传输，在串行传输中又分为异步传输和同步传输。按照电路的传输能力，可以分为单工、半双工、全双工传输。1并行传输与串行传输并行传输指的是数据以成组的方式，在多条并行信道上同时进行传输。常用的是将构成一个字符的几位二进制码同时分别在几个并

fpga和matlab·2023-09-24 21:45

基于FPGA实现FPDLINK III

功能概述本模块主要包含FPDLINKIII/CML收发信号与HDMI/SDI/USB信号、千兆网络信号，支持客户按照按照指定功能定制当前默认功能为FPDLINKIII/CML转为HDMI/SDI/UVC信号性能参数名称描述供电接口DC12VFPDLINKRXGM8914FPDLINKTXGM8913千兆网口RJ45千兆网络（UDP-超六类网线最佳）扩展接口HDMI标准HDMI接口SDIMMCX连接

Eidolon_li·2023-09-24 21:14

基于FPGA的定时提醒装置Verilog

名称：基于FPGA的定时提醒装置Verilog软件：Quartus语言：Verilog要求：（1）拨动开关K1（扩展要求按下S1键后），七段数码管开始从3倒计时，每秒计数减1，当减到0时，保持0显示，同时红灯闪烁

蟹代码丫·2023-09-24 14:48

FPGA：卷积编码及维特比译码仿真

FPGA：卷积编码及维特比译码仿真本篇记录一下在FPGA中完成卷积编码和维特比译码的过程，通过代码解释编码的过程和译码的过程，便于理解，同时也方便移植到其他工程中。

一支绝命钩·2023-09-24 11:35

基于FPGA的图像直方图统计实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1、图像数据传输4.2、直方图统计算法4.3、时序控制和电路设计5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序`timescale1ns/1psmoduletest_image;regi_clk;regi_rst;regi_ready;re

简简单单做算法·2023-09-24 06:02

FPGA——WS2812B彩灯点亮

文章目录前言一、WS2812B手册分析原理1.1主要特点1.2器件图1.3接口1.4输入码型1.5归零码（RZ）和非归零码(NRZ)（拓展）1.6级联输出1.7输入数据格式二、FPGA点亮彩灯2.1代码三

漠影zy·2023-09-24 06:25

FPGA——基础知识合集

文章目录前言1、简述触发器与锁存器的区别2、简述if-else语句和case语句的区别3、相对ARM、DSP等处理器，谈谈FPGA具有哪些优势4、简述Verilog语句中阻塞赋值与非阻塞赋值的含义与区别

漠影zy·2023-09-24 06:55

FPGA——UART串口通信

文章目录前言一、UART通信协议1.1通信格式2.2MSB或LSB2.3奇偶校验位2.4UART传输速率二、UART通信回环2.1系统架构设计2.2fsm_key2.3baud2.4sel_seg2.5fifo2.6uart_rx2.7uart_tx2.8top_uart2.9发送模块时序分析2.10接收模块的时序分析2.11FIFO控制模块时序分析三、仿真3.1testbench3.2接收模块仿

漠影zy·2023-09-24 06:24

EDA程序设计--出租车计费器

1.1.2性能指标要求①用EDA实训仪的I/O设备和FPGA实现出租车计费器的设计。

白茶丫·2023-09-24 05:27

python写出租车计费系统_用VHDL设计出租车计费系统

0引言出租车计价系统较多的是利用单片机进行控制，但较易被私自改装，且故障率相对较高，且不易升级;而FPGA具有高密度、可编程及有强大的软件支持等特点，所以设计的产品具有功能强、可靠性高、易于修改等特点。

weixin_39776991·2023-09-24 05:27

出租车计价器计费器Quartus

名称：出租车计价器计费器（代码在文末付费下载）软件：Quartus语言：VHDL+Verilog的2套工程代码均有FPGA代码资源网：hdlcode.com代码下载地址：出租车计价器计费器_Verilog

蟹代码丫·2023-09-24 05:53

基于FPGA的16QAM调制verilog代码

名称：FPGA的16QAM调制verilog软件：Quartus语言：Verilog要求：使用FPGA实现16QAM的调制，并进行仿真代码下载：FPGA的16QAM调制verilog_Verilog/VHDL

蟹代码丫·2023-09-24 05:53

FPGA的乒乓球游戏机ISE,verilog

名称：乒乓球游戏机（代码在文末付费下载）软件：ISE语言：Verilog要求：设计一个由两人参赛的乒乓球游戏机，用4个LED排成一条直线，两边各代表参赛双方的位置，其中一只点亮的LED指示球的当前位置，点亮的LED一次从左到右，或者从右到左，其移动速度应能调节。当“球”将运动到某方的最后一位时，参赛者应能果断地按下位于自己一方的按钮开关，即表示启动球拍击球，若击中，则球向相反方向移动；若未击中，球

蟹代码丫·2023-09-24 05:53

基于FPGA的波形发生器设计

软件：ISE语言：VHDL功能：1.掌握DAC0832器件的工作原理2.学会利用可编程器件设计DA转换器的接口控制电路3.利用DAC0832实现周期、幅值可调的方波信号或者锯齿波信号，幅值调节递减按键控制，并在LED数码管伤显示当前幅值。代码下载：波形发生器设计ISE，VHDL_Verilog/VHDL资源下载

蟹代码丫·2023-09-24 05:53

FPGA的出租车计费器VHDL计价器

名称：出租车计费器/计价器软件：Quartus语言：VHDL要求：1.起步费为5元,大于1公里或超过2分钟后按里程计费，每公里3元，停车等待时每20s收费1元2.可以通过设置起步价和每公里单价3.可以控制开始和结束4.显示时间、费用、路程代码下载：出租车计费器VHDL计价器_Verilog/VHDL资源下载代码网：hdlcode.com设计文档(文档点击可下载)：1.工程文件2.程序文件3.程序编

蟹代码丫·2023-09-24 05:20

上位机和FPGA开发板--串口通信实验

首先，上位机发送数据给FPGA开发板；然后，FPGA开发板收到数据，再回发给上位机。

s375527511·2023-09-24 05:14

SPI配置ADC芯片_明德扬FPGA学习心得

针对每个输出信号，单独编写程序。cnt0cnt1cnt2adc_sclkadc_csadc_dindoutdout_vld输入信号，不需要单独编写程序。clkrst_nadc_dout

s375527511·2023-09-24 05:14

【【萌新的FPGA学习之初识ZYNQ】】

萌新的FPGA学习之初识ZYNQ进入21世纪，FPGA的发展进入了累积阶段。人们发现，FPGA的发展此时遭遇了瓶颈，因此单纯的提升FPGA的容量已经不能满足各类应用的需求。

ZxsLoves·2023-09-24 02:17

【水【萌新的FPGA学习之仿真-3】】

萌新的FPGA学习之仿真我掌握了modelsim仿真的大部分但是对我来说还是太难了我选择把仿真的重任交还到vivado上我们vivado跑完发现了错误ok我们发现第一个point有问题查找波形先看控制通路特别是

ZxsLoves·2023-09-24 02:47

【【萌新的FPGA学习之实战流水灯】】

萌新的FPGA学习之实战流水灯实验任务本节的实验任务是使用领航者底板上的两个PLLED灯顺序点亮并熄灭，循环往复产生流水灯的效果，流水间隔时间为0.5s。

ZxsLoves·2023-09-24 01:45

FPGA片内RAM读写测试实验

文章目录前言一、创建及配置工程1、创建工程2、添加RAMIP核3、添加ILAIP核二、程序编写1、新建测试程序2、新建仿真文件三、进行仿真四、下载到FPGA1、引脚约束及时序约束2、生成比特文件3、下载程序

岁月指尖流·2023-09-24 00:02

HDLBits Exams/ece241 2013 q12

之前名字是dff跟fpga内部的逻辑器件重名就会报错。

闪光的正幸·2023-09-23 21:18

11 FPGA_简易电压表设计与验证（附代码）

1.模数转换理论模数转换器又称（A/D转换器），通常是指一个将模拟信号转变为数字信号的电子元件或电路。常见的转换方式使将模拟量与基准量比对得到便于传输的二进制信号。生活中常见的模拟量有温湿度、图像、声音等。模拟信号与数字信号的转换过程一般分为四个步骤：采样、保持、量化、编码。前两个步骤在采样-保持电路中完成，后两步则在ADC芯片中完成。ADC的主要技术指标包括：分辨率、转换速率、量化误差、满刻度误

咖啡0糖·2023-09-23 21:43

【xilinx】Versal启动文件简述 pdi bif

Versal启动文件简述FPGA开发圈2022-12-2216:09400浏览0评论0点赞作者：MacMahonStephen，AMD赛灵思开发者Versal™是由多个高度耦合的可配置块组成的自适应计算加速平台

黄埔数据分析·2023-09-23 19:33

GTX/GTH/GTY/GTP/GTZ/GTM有什么区别？

比如7系列的FPGA，GTP最高可以达到6.6Gb/s，GTX最高12.5Gb/s，GTH最高13.1Gb/s，GTZ最高28.05Gb/

黄埔数据分析·2023-09-23 19:32

FPGA系列之“Zynq MPSoC PS-PL AXI Interfaces”

本文主要介绍ZynqUltraScale+MPSoC系列器件的PS-PL之间互连的AXI总线接口。ZynqMPSoC系列器件的AXI总线结构如下图所示：PS侧可以使用PS-PLAXI接口调用PL侧的硬件加速器等接口。这种互连属于高带宽、低延迟的连接方式。ZynqMPSoC提供了12个PS-PLAXI端口，详细如下表所示：vivado里面也是12个PS-PLInterfaces可以使用。

黄埔数据分析·2023-09-23 19:31

[FPGA] FPGA并行编程

《ParallelProgrammingforFPGAhttps://github.com/KastnerRG/pp4fpgas–code

黄埔数据分析·2023-09-23 19:01

Vivado 综合属性之use_dsp48

如下的算术类型结构会综合成DSP48E资源；MultMult-add&Mult-subMult-accumulate而adders，subtracters，与accumulators在默认情况下会使用fabric资源实现；fpga

一只迷茫的小狗·2023-09-23 16:06

FPGA 图像缩放千兆网 UDP 网络视频传输，基于B50610 PHY实现，提供工程和QT上位机源码加技术支持

9527华安·2023-09-23 15:49

使用Xilinx IP核进行PCIE开发学习笔记（一）简介篇

这当中需要完成硬件部分，使用FPGA板实现，同时需要编写Windows下的驱动编写。

非鱼知乐·2023-09-23 13:50

CRC校验原理与FPGA实现（含推导过程）

CRC校验原理与FPGA实现（含推导过程）写在前面一、CRC校验原理1.1CRC校验基本概念1.2CRC校验计算1.2.1发送端CRC校验码计算1.2.1.1CRC校验码计算方法1.2.1.2CRC校验码计算例子

锅巴不加盐·2023-09-23 03:11

FPGA project ： inf_rcv

moduletop(inputwiresys_clk,inputwiresys_rst_n,inputwireinf_in,outputwireled,outputwireds,outputwireoe,outputwireshcp,outputwirestcp);//例化连线wire[7:0]data;wiresign;wire[19:00]data_w;assigndata_w={12'd0,

warrior_L_2023·2023-09-23 01:43

千兆以太网传输层 UDP 协议原理与 FPGA 实现

文章目录前言心得体会一、UDP协议介绍二、UDP数据报格式三、UDP数据发送测试四、Verilog实现UDP数据发送1、IP头部检验IPchecksun的计算2、以太网报文的校验字段FCS的计算3、以太网报文发送模块实现五、以太网数据发送测试六、仿真代码七、仿真波形展示八、上板测试九、UDP发送逻辑调试验证要点前言本章将讲解千兆以太网传输层UDP协议的相关内容。学习UDP层协议的内容，核心也是明确

C.V-Pupil·2023-09-22 22:41

【CNN-FPGA开源项目解析】03--单格乘加运算单元PE & 单窗口卷积块CU 模块

03–单格乘加运算单元PE&单窗口卷积块CU文章目录03--单格乘加运算单元PE&单窗口卷积块CU前言单格乘加运算单元PE代码模块结构时序逻辑分析对其上层模块CU的要求单窗口卷积块CU代码逻辑分析前言第一和第二篇日志已经详细阐述了"半精度浮点数"的加法和乘法模块了。需要注意，他们的输入和输出均是16bit的半精度浮点数。现在我们自下而上，向着更顶层进发，用floatMult16和floatAdd1

GalaxyerKw·2023-09-22 20:51

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创龙TL6678F开发板官方Demo:SRIO_AD9613实现了FPGA和DSP之间的SRIO通信,SRIO的速率为5Gbps.在FPGA端,srio_gen_2模块的参考时钟为125MHz.而Demo

falwat·2023-09-22 18:42

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