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Linux
【FPGA】
hisi3531a 使用 gpio模拟 spi 升级
fpga
,在254上打包升级包时,调用.sh出错
Hi3531A_SDK_V1.0.4.0venc实例程序运行报错,错误码0xa0108010运行日志如下:/mnt/Hi3531A_SDK_V1.0.4.0/mpp/sample/venc#./sample_venc0[SAMPLE_COMM_VI_Start]-719:StartVIDev00![SAMPLE_COMM_VI_StartDev]-607:HI_MPI_VI_SetDevAttrf
松188
·
2023-09-22 14:47
linux
FPGA
千兆网 UDP 网络视频传输,基于88E1518 PHY实现,提供工程和QT上位机源码加技术支持
UDP协议栈数据缓冲IP地址、端口号的修改TriModeEthernetMAC介绍以及移植注意事项88E1518PHYQT上位机和源码4、vivado工程详解5、工程移植说明vivado版本不一致处理
FPGA
9527华安
·
2023-09-22 11:35
菜鸟FPGA以太网专题
菜鸟FPGA图像处理专题
网络
fpga开发
udp
88E1518
QT
视频传输
FPGA
project : DS18B20
本想着一天发一个实验的,这个ds18b20,耗时两天。代码写了两次,呜呜~由于第二次写代码没画时序图,所以代码和时序图一些参数有些不一致,但问题不大。这里有几件事情值得一提:1:关于状态机的编写,我觉得还是三段式比较好。2:关于生成其他时钟信号,用来做触发边沿。我不喜欢用这种方法(提一个概念“全局时钟网络”)。所以用产生一个1usbase基础计时器,产生一个1us的标志信号。之后的计数器与该计数器
warrior_L_2023
·
2023-09-22 10:19
野火征途pro
fpga开发
FPGA
板卡启动以及LED灯带调试
环境配置软件:MobaXterm(free版本即可)下载教程参考:MobaXterm(终端工具)下载&安装&使用教程_蜗牛也不慢......的博客-CSDN博客Win32Disklmager下载教程参考:不分类工具:Win32DiskImager安装教程_win32disklmager安装教程_月挽的博客-CSDN博客硬件准备:网线一根(连接板卡和电脑,当然也可以连接路由器),Sd卡一张和读卡器(
Allencc5658
·
2023-09-22 10:19
fpga开发
使用接口包装器模块简化在
FPGA
上实现PCIe的过程
许多最终应用程序都将基于
FPGA
的设计用作其解决方案的固有组件。他们通常需要PCIExpress(PCIe)作为必不可少的功能,以提供与系统中其他组件的标准化接口。
非著名程序员阿强
·
2023-09-22 10:17
fpga开发
基于
FPGA
的图像白平衡算法实现,包括tb测试文件和MATLAB辅助验证
目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本vivado2019.2matlab2022a3.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2023/08/01//DesignName://ModuleName:RGB2gray
简简单单做算法
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2023-09-22 06:53
Verilog算法开发
#
图像算法
fpga开发
matlab
图像白平衡
verilog
高云
FPGA
系列教程(10):letter-shell移植
文章目录letter-shell简介letter-shell源码获取letter-shell移植函数和变量应用示例本文是高云
FPGA
系列教程的第10篇文章。
whik1194
·
2023-09-22 04:09
高云
FPGA
ARM
shell
串口
终端
萌新的
FPGA
学习绪论-1
萌新的
FPGA
学习绪论-1其实很多的课和内容都是相通的我在跑完单周期的RiscV时候虽然最后还差点意思但是基本的逻辑实现没有特别大的问题过两天写一个Spec文档说明一下由于开始一个新的设计所以对于RiscV
ZxsLoves
·
2023-09-22 04:11
FPGA学习
fpga开发
学习
【【萌新的
FPGA
学习之Vivado下的仿真入门-2】】
萌新的
FPGA
学习之Vivado下的仿真入门-2我们上一章大概了解了我们所需要进行各项操作的基本框架对于内部实现其实一知半解我们先从基本的出发但从
FPGA
了解一下vivado下的仿真入门正好帮我把自己的
ZxsLoves
·
2023-09-22 03:09
FPGA学习
fpga开发
学习
电赛元器件清单多年总结及分析
双通道)函数发生器(50MHz,双通道)任意波信号发生器(1MHz)频谱分析仪(1GHz)频率计(500MHz)功率分析仪数字毫伏表以太网交换机(通用4~24端口百兆/千兆)网线通断测试仪单片机开发系统、
FPGA
HappyGuya
·
2023-09-22 01:42
电赛
传感器
单片机
嵌入式
芯片
fpga
HDlbits Count clock 12小时制时钟 verilog
fpga
moduletop_module(inputclk,inputreset,inputena,outputpm,output[7:0]hh,output[7:0]mm,output[7:0]ss);reg[3:0]ssge;reg[3:0]ssshi;reg[3:0]mmge;reg[3:0]mmshi;reg[3:0]hhge;reg[3:0]hhshi;always@(posedgeclk)be
Balien_
·
2023-09-22 01:09
fpga开发
硬件工程
AD入门第一期
主要功能包括原理图设计、印刷电路板设计、
FPGA
的开发、嵌入式开发、3D
RUIWENLI
·
2023-09-22 01:38
(Clock Domain Crossing)跨时钟域信号的处理 (自我总结)
CummingsSNUG2008Boston_CDC.pdf参考:跨时钟域处理方法总结–最终详尽版-love小酒窝-博客园跨时钟域(CDC)设计方法之单bit信号篇(一)|电子创新网赛灵思社区孤独的单刀_Verilog语法,
FPGA
HappyGuya
·
2023-09-22 01:37
fpga开发
matlab自动生成
FPGA
rom源码
1matlab源码closeallclearallclci=0:1:(300000-100-1);x=300000./(100+i);x=x./2;x=round(
LEEE@FPGA
·
2023-09-21 23:59
matlab数字信号处理
FPGA学习记录
FPGA数字信号处理
fpga开发
matlab
开发语言
算力被巨头垄断,小矿工该做什么?
BTC开启电脑挖矿时代十年之久,各种矿币层出不穷,挖矿工具也一再升级,从CPU到GPU,
FPGA
,再到专业的ASIC矿机、专业矿池。
BB小九菜123
·
2023-09-21 17:15
深度学习环境搭建——之PyCharm安装配置
PyCharm安装配置参考:1,https://www.runoob.com/w3cnote/pycharm-windows-install.html书接上回,继续开始PyCharm安装;序言:工作中一直从事的是
FPGA
呓语煮酒
·
2023-09-21 16:39
深度学习
机器学习
深度学习
pycharm
人工智能
深度学习环境搭建——之Anaconda3安装配置
序言:工作中一直从事的是
FPGA
嵌入式开发,图像处理相关的工作。
呓语煮酒
·
2023-09-21 16:38
深度学习
机器学习
深度学习
人工智能
基于Kintex UltraScale系列
FPGA
KU060/KU115高性能PCIe数据预处理载板(5GByte/s带宽)
板卡采用Xilinx的高性能KintexUltraScale系列
FPGA
作为实时处理器,实现FMC接口数据的采集、处理、以及背板接口互联。板载2组独立的72位DDR4SDRAM大容量缓存。
北京青翼科技
·
2023-09-21 16:41
fpga开发
FPGA
实现LVDS接口(1)--ALTDDIO_IN、ALTDDIO_OUT(双倍数据速率I/O,DDIO)的使用
目录1、前言2、ALTDDIO_INIP核2.1、理论2.2、仿真3、ALTDDIO_OUTIP核3.1、理论
孤独的单刀
·
2023-09-21 14:06
FPGA接口与协议
intel
fpga
altera
IC
fpga开发
Verilog
lvds
【正点原子
FPGA
连载】 第三十三章 以太网ARP测试实验-摘自【正点原子】领航者ZYNQ之
FPGA
开发指南_V2.0
&id=6061601087613)全套实验源码+手册+视频下载地址:http://www.openedv.com/thread-301505-1-1.html4)对正点原子
FPGA
感兴趣的同学可以加群讨论
正点原子
·
2023-09-21 14:05
正点原子
fpga开发
网络
linux
ec20 以太网_「正点原子
FPGA
连载」第二十五章以太网ARP测试实验(一)
1)摘自【正点原子】领航者ZYNQ之
FPGA
开发指南2)实验平台:正点原子领航者ZYNQ开发板3)平台购买地址:https://item.taobao.com/item.htm?
weixin_39600616
·
2023-09-21 14:35
ec20
以太网
韦东山
IMX6ULL和正点原子
以太网ARP测试实验
1.1ARP测试整体框架当上位机发送ARP请求时,
FPGA
返回ARP应答数据;当按下
FPGA
的触摸按键时,
FPGA
发送ARP请求,上位机返回ARP应答数据。
STATEABC
·
2023-09-21 14:03
一般人学不会的FPGA
fpga开发
网络协议
ARP
8
FPGA
时序约束实战篇之主时钟约束
约束主时钟 在这一节开讲之前,我们先把wave_gen工程的wave_gen_timing.xdc中的内容都删掉,即先看下在没有任何时序约束的情况下会综合出什么结果?对工程综合并Implementation后,OpenImplementedDesign,会看到下图所示内容。 可以看到,时序并未收敛。可能到这里有的同学就会有疑问,我们都已经把时序约束的内容都删了,按我们第一讲中提到的“因此如果我
张海军2013
·
2023-09-21 06:49
FPGA
FPGA
时序约束
主时钟约束
FPGA
时序约束(五)衍生时钟约束与I/O接口约束
系列文章目录
FPGA
时序约束(一)基本概念入门及简单语法
FPGA
时序约束(二)利用Quartus18对Altera进行时序约束
FPGA
时序约束(三)时序约束基本路径的深入分析
FPGA
时序约束(四)主时钟
贾saisai
·
2023-09-21 06:19
FPGA时序分析
fpga开发
9
FPGA
时序约束实战篇之衍生时钟约束
约束衍生时钟 系统中有4个衍生时钟,但其中有两个是MMCM输出的,不需要我们手动约束,因此我们只需要对clk_samp和spi_clk进行约束即可。约束如下:create_generated_clock-nameclk_samp-source[get_pinsclk_gen_i0/clk_core_i0/clk_tx]-divide_by32[get_pinsclk_gen_i0/BUFHCE_
张海军2013
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2023-09-21 06:19
FPGA
FPGA
时序约束
衍生时钟约束
FPGA
时序约束与分析
目录1时序约束概述1.1什么是时序约束1.2为什么要做时序约束1.3时序约束的基本路径1.4时序约束的基本流程1.5时序约束的主要方法参考书吴厚航的《
FPGA
时序约束与分析》1时序约束概述1.1什么是时序约束对系统延时
☆柒⑦☆
·
2023-09-21 06:48
时序约束
笔记
fpga开发
FPGA
时序约束 二 :创建时钟和时钟不相关约束
创建时钟是针对代码中主时钟而言,创建时钟之前需要知道代码中的主时钟都是什么,可以在综合以后,打开综合,然后在TCL中输入命令:report_clock_networks–namemynetwork确定了主时钟,就可以对其创建时钟周期约束:情形1:主时钟之间有明确的相位关系-waveform不仅确定了时钟的占空比,也确定了时钟之间的相位关系。(1)clka频率为200Mhz,等占空比。(初始化为1,
yundanfengqing_nuc
·
2023-09-21 06:48
FPGA
FPGA
时序约束与分析 (3)--- 时钟约束create_clock --- 虚拟时钟
虚拟时钟定义 在一些时序路径中,一些引脚上的数据信号,其同步时钟只存在于外部芯片,并不存在于
FPGA
器件内。
swang_shan
·
2023-09-21 06:42
FPGA时序
fpga开发
虚拟时钟
时序约束
FPGA
时序约束之时钟约束
转自:https://cloud.tencent.com/developer/article/1533419此外可以参考:https://blog.csdn.net/huan09900990/article/details/77163970https://blog.csdn.net/u012176730/article/details/54412323毋庸置疑,create_clock是最基本、最
朽木白露
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2023-09-21 06:42
vivado
FPGA
时序约束篇之时序分析与时序约束的作用
FPGA
时序约束篇之时序分析与时序约束的作用一、写在前面二、名词解释三、举个栗子3.1降低时钟频率3.2提升时钟频率END一、写在前面 在每个初学者学习
FPGA
设计时,都会听前辈说:时序约束对
FPGA
锅巴不加盐
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2023-09-21 06:40
#
时序约束篇
fpga开发
硬件工程
其他
FPGA
时序约束理论之时钟周期约束(5)
1.时钟周期约束:对时钟的周期进行约束。2.vivado中时钟约束指令:create_clock使用create_clock来创建时钟周期约束,使用方法:create_clock-name-period-waveform{}[get_ports]值得注意的是,这里的时钟必须是主时钟primaryclock。主时钟通常有两种情况:一种是由外部时钟源提供,另外一种是告诉收发器的时钟提供。如何查看主时钟
蜗牛冲冲冲
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2023-09-21 06:10
FPGA时序约束
基于
FPGA
的时序分析-主时钟与虚拟时钟约束
文章目录主时钟概念主时钟约束语法设计时钟识别1)时钟网络报告2)时序确认报告主时钟约束实例虚拟时钟概念虚拟时钟的应用场景虚拟时钟约束实例主时钟概念主时钟通常是
FPGA
以外的板级时钟(晶振、数据传输的同步时钟
PPRAM
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2023-09-21 06:07
fpga开发
硬件工程
硬件架构
嵌入式硬件
FPGA
设计时序约束一、主时钟与生成时钟
目录一、主时钟create_clock1.1定义1.2约束设置格式1.3Addthisclocktotheexistingclock1.4示例1.5差分信号二、生成时钟generate_clock2.1定义2.2格式2.2.1byclockfrequency2.2.2byclockedges2.2.3示例2.2.4自动生成时钟2.2.5重命名生成时钟一、主时钟create_clock1.1定义主时
知识充实人生
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2023-09-21 06:06
FPGA所知所见所解
时钟约束
主时钟
生成时钟
create_clock
亚稳态/异步电路/glitch(毛刺)/glitchFree clk切换的一些疑问及理解
0参考资料0.0图文,公式详细介绍了什么是亚稳态/产生/消除/危害/稳定认识
FPGA
触发器的亚稳态浅谈IC设计中亚稳态的问题以及信号同步电路简单实现亚稳态与跨时钟域高级
FPGA
设计技巧!
cy413026
·
2023-09-21 04:17
时序相关
soc
高云
FPGA
系列教程(9):cmd-parser串口命令解析器移植
文章目录@[toc]cmd-parser库简介cmd-parser库源码获取GW1NSR-4C移植cmd-parser实际测试cmd-parse命令解析器优化本文是高云
FPGA
系列教程的第9篇文章。
whik1194
·
2023-09-21 00:26
FPGA
高云
ARM
串口
命令解析
cmd-parser
高云
FPGA
系列教程(8):ARM串口数据接收(中断和轮询方式)
文章目录@[toc]1.GW1NSR-4C串口外设简介2.
FPGA
配置3.常用函数4.轮询方式接收数据5.中断方式接收数据本文是高云
FPGA
系列教程的第8篇文章。
whik1194
·
2023-09-21 00:23
高云
FPGA
小蜜蜂
ARM
串口
中断
轮询
Vivado下PLL实验
文章目录前言一、CMT(时钟管理单元)1、CMT简介2、
FPGA
CMT框图3、MMCM框图4、PLL框图二、创建工程1、创建工程2、PLLIP核配置3、进行例化三、进行仿真1、创建仿真文件2、进行仿真设置
岁月指尖流
·
2023-09-20 23:36
zynq-7020
fpga开发
PLL
【CNN-
FPGA
开源项目解析】01--floatMult16模块
文章目录(基础)半精度浮点数的表示和乘运算16位半精度浮点数浮点数的乘运算floatMult16完整代码floatMult16代码逐步解析符号位sign判断指数exponent计算尾数fraction计算尾数fraction的标准化和舍位整合为最后的16位浮点数结果[sign,exponent,fraction]其他变量宽度表always敏感列表特殊情况处理(基础)半精度浮点数的表示和乘运算16位
GalaxyerKw
·
2023-09-20 19:18
fpga开发
cnn
开源
【CNN-
FPGA
开源项目解析】02--floatAdd16模块
文章目录前言浮点数加法的思路floatAdd16完整代码floatMult16代码逐步解析指数化为一致底数相加,处理进位溢出结果标准化和舍位整合为最后的16位浮点数结果[sign,exponent,fraction]其他变量宽度表特殊情况处理always敏感列表前言上一篇文章(floatMult16模块解析)内,已经详细阐述了"半精度浮点数"的含义和乘法运算方法。同时,我们结合了开源的代码,逐步分
GalaxyerKw
·
2023-09-20 19:44
fpga
cnn
深度学习
fpga
内嵌逻辑分析仪使用方法
5、进行在线调试二、方法2—使用Debug标记创建ILA1、Debug标记相关信号2、综合操作3、设置SetUpDebug4、生成比特文件5、下载程序6、进行在线调试前言本文基于上文的工程文件,讲述了
fpga
岁月指尖流
·
2023-09-20 09:16
zynq-7020
fpga开发
逻辑分析仪
FPGA
原理与结构(0)——目录与传送门
一、简介
FPGA
的设计和软件设计不同,我们所设计的RTL代码最终还是要落实到硬件底层来进行实例化,因此理解硬件底层的内容是很有意义的。
apple_ttt
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2023-09-20 09:43
FPGA原理与结构
fpga开发
fpga
硬件架构
【IC设计】ZC706板卡点灯入门(含Verilog代码,xdc约束,实验截图)
文章目录假定已知的前置知识需求:注意点:代码实现:顶层模块led闪烁模块xdc约束这篇博客将针对AMDZynq7000SoCZC706EvaluationKit板卡(对应Vivado创建工程时
FPGA
型号
农民真快落
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2023-09-20 06:11
ic设计
fpga开发
IC设计
Zynq
Pynq
zc706
点灯
Xilinx
FPGA
程序固化重新上电程序不运行的问题
问题描述
FPGA
直接下载bit文件,功能正常。
FPGA
擦除FLASH,烧写FLASH,正常。电源断电,重新上电,FALSH里面的程序没有启动,
FPGA
程序没有跑起来。–FLASH启动不正常。
LEEE@FPGA
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2023-09-20 06:10
FPGA学习记录
fpga开发
高云
FPGA
系列教程(7):ARM GPIO外部中断
文章目录@[toc]GPIO中断简介
FPGA
配置常用函数MCU程序设计工程下载本文是高云
FPGA
系列教程的第7篇文章。
whik1194
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2023-09-20 04:31
高云
FPGA
ARM
GPIO
中断
FPGA
纯verilog实现8路视频拼接显示,提供工程源码和技术支持
目录1、前言版本更新说明免责声明2、我已有的
FPGA
视频拼接叠加融合方案3、设计思路框架视频源选择OV5640摄像头配置及采集静态彩条视频拼接算法图像缓存视频输出4、vivado工程详解5、工程移植说明
9527华安
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2023-09-19 07:09
菜鸟FPGA图像处理专题
FPGA视频拼接叠加融合
fpga开发
verilog
视频拼接
图像处理
Vivado初体验LED工程
一、PL和PS在
FPGA
中PS:处理系统(Proces
岁月指尖流
·
2023-09-19 07:09
zynq-7020
fpga开发
北邮22级信通院数电:Verilog-
FPGA
(3)实验“跑通第一个例程”modelsim仿真及遇到的问题汇总(持续更新中)
代码和文章持续关注作者迎接数电实验学习~获取更多文章,请访问专栏:北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客注意:本篇文章所有绝对路径的展示都来自上一篇博客北邮22级信通院数电:Verilog-
FPGA
青山如墨雨如画
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2023-09-19 07:37
北邮22级信通院数电实验
fpga开发
FPGA
的主流技术与市场表现方面的调研报告
撰写简单的
FPGA
的主流技术与市场表现方面的调研报告,表达自己的认知和发展展望,500字,图片,表格除外
FPGA
简介
FPGA
(Field-ProgrammableGateArray)是一种可编程逻辑器件
Nosery
·
2023-09-19 07:06
fpga开发
高云
FPGA
系列教程(5):ARM点灯工程设计
文章目录@[toc]1.ARM核定制2.ARM核程序设计3.ARM程序烧写4.工程下载本文是高云
FPGA
系列教程的第5篇文章。
whik1194
·
2023-09-19 00:56
高云FPGA系列教程
fpga开发
单片机
stm32
高云
FPGA
系列教程(6):ARM定时器使用
文章目录@[toc]1.ARM定时器简介2.
FPGA
配置3.常用函数4.MCU程序设计5.工程下载本文是高云
FPGA
系列教程的第6篇文章。
whik1194
·
2023-09-19 00:55
高云FPGA开发
高云
小蜜蜂
FPGA
ARM
定时器
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