【FPGA】第54页

FPAG入门（零）FPGA结构，厂商，设计流程

目录1.PLD的发展历程2.半导体存储器的分类3.PLD的分类4.FPGA厂商5.FPGA的结构5.1AlteraCycloneIV为例5.2XilinxXC4000为例6.设计流程和工具6.1设计流程

吾日叁問·2023-09-16 17:35

FPGA——HLS编程入门

目录一、HLS简介二、HLS与VHDL/Verilog三、HLS优点与局限四、入门级的HLS程序（一）官方教程文档（二）新建工程（三）添加源文件（四）添加C仿真文件（五）进行C仿真（六）进行C综合（七）联合仿真（八）修改变量位宽（九）添加Directive（十）使用Modelsim打开联合仿真所产生的波形（十一）导出IP核五、应用IP核（一）创建Vivado工程导入IP核（二）将HLS产生的IP添

云开处·2023-09-16 17:35

FPGA虚拟化：突破次元壁的技术

一、利用FPGA虚拟化突破时空限制在传统的FPGA开发模型中，使用者通常使用硬件描述语言（HDL）对应用场景进行建模，然后通过特定的FPGA开发工具将硬件模型映射到FPGA上，最终生成可以运行的FPGA

ONEFPGA·2023-09-16 17:05

FPGA 原理、结构、开发流程简述

简介本文主要介绍了博主在阅读天野英晴主编的《FPGA原理和结构》一书时的读书笔记，方便更好的了解和入门FPGA。本博客图片均来自于参考文献[1]。

jeremy0621·2023-09-16 17:05

FPGA学习的一些误区

[转载]FPGA学习的一些误区我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。

luoai_2666·2023-09-16 17:05

FPGA设计的抽象层级

设计的抽象层级在我们了解Verilog语言的更多细节之前，最好先了解芯片设计中的不同抽象层级。顶层是系统级架构，它定义了各种子模块并根据功能对它们进行分组。例如，处理器集群具有多个核、高速缓存和高速缓存一致性逻辑。所有这些都将被封装为具有输入输出信号的单个模块。在下一个级别中，每个子模块都用硬件描述语言编写，以准确描述每个独立模块的功能。在此阶段，将忽略较低级别的实现细节，例如电路原理图、技术库等

孤独的单刀·2023-09-16 17:04

FPGA中的五个级别和五种仿真

自己查的一些资料，整理记录一下。五个级别：Verilog模型可以是实际电路不同级别的抽象。所谓不同的抽象级别，实际上是指同一个物理电路，可以在不同的层次上用Verilog语言来描述它，如果只从行为和功能的角度来描述某一电路模块，就称为行为模块；如果从电路结构的角度来描述该电路模块，就称为结构模块。抽象的级别和它们对应的模块类型常可以分为以下5种：系统级：对整个系统进行描述，只考虑输入和输出，可以理

普安克山图格·2023-09-16 17:04

Xilinx FPGA管脚约束语法规则（UCF和XDC文件）

文章目录1.ISE环境（UCF文件）2.Vivado环境（XDC文件）本文介绍ISE和Vivado管脚约束的语句使用，仅仅是管脚和电平状态指定，不包括时钟约束等其他语法。ISE使用UCF文件格式，Vivado使用XDC文件，Vivado中的MIG_DDR管脚也是使用的UCF文件。1.ISE环境（UCF文件）ISE开发环境可以使用图形化分配界面PlanAhead工具，本文介绍手动编写约束语句的方式。

whik1194·2023-09-16 08:50

FPGA----VCU128的DDR4无法使用问题（全网唯一）

1、在Vivado2019.1版本中使用DDR4的IP核会遇到如下图所示的错误，即便过了implementation生成了bit，DDR4也无法正常启动。2、解决办法，上xilinx社区搜一下就知道了AMDCustomerCommunityhttps://support.xilinx.com/s/article/69035?language=en_US这是关于DDR4的所已知问题的解决方案AMDC

发光的沙子·2023-09-16 08:18

FPGA project: uart_rs485

没有设计rs485的顶层，因为我的另一块板子没有TTL信号转差分信号的芯片：MAX3485CSAmodulectrl(inputwiresys_clk,inputwiresys_rst_n,inputwirekey_w,inputwirekey_b,outputwire[7:0]po_data,//由于w_en与b_en使能信号是reg型，虽然po_data是时序逻辑，但是相对于按键按下信号，仍然

warrior_L_2023·2023-09-16 08:14

FPGA project : seg_595

/*产生二进制数据0~999_999每隔100ms*/moduledata_gen#(parameterMAX_100MS=23'd5_000_000,MAX_DATA=20'd999_999)(inputwiresys_clk,inputwiresys_rst_n,outputreg[19:00]data,outputwire[05:00]point,outputwiresign,outputr

warrior_L_2023·2023-09-16 08:44

FPGA project ： example_ram

moduleram_ctrl#(parameterCNT_MAX=24'd9_999_999)(inputwiresys_clk,inputwiresys_rst_n,inputwirewr_flag,inputwirerd_flag,outputregwr_en,//writeenableoutputreg[7:0]addr,//单端口ram读写共用一个地址线outputreg[7:0]wr_d

warrior_L_2023·2023-09-16 08:44

FPGA projet : VGA

在vga屏幕上显示：野火科技相比于上个工程，只需要修改vga_pix模块即可。注意存储器类型变量的定义：reg【宽度】【深度】赋值always@（poseedgevga_clk）begin为每一行赋值，不可位赋值。end使用【深度】【宽度】modulevga_pix(inputwirevga_clk,inputwirevga_rst_n,inputwire[9:0]pix_x,inputwire[

warrior_L_2023·2023-09-16 08:44

FPGA project : usrt_rs232

moduleuart_rx#(parameterUART_BPS='d9600,CLK_FREQ='d50_000_000)(inputwiresys_clk,inputwiresys_rst_n,inputwirerx,outputreg[7:0]po_data,outputregpo_flag);parameterBAUD_CNT_MAX=CLK_FREQ/UART_BPS;//regdefi

warrior_L_2023·2023-09-16 08:44

FPGA project ： frequency_measure

modulefrequency_measure(inputwiresys_clk,inputwiresys_rst_n,inputwiretest_clk,outputreg[19:00]frequency);//输出信号，应该在sys_clk时钟域下//频率，单位是Khz0Khz~50_000Khz//最高50MhzparameterTIME_250MS=24'd12_500_000;//0.2

warrior_L_2023·2023-09-16 08:12

Zynq UltraScale+ XCZU3EG 解码 MIPI 视频 DP 输出，MIPI CSI-2 RX Subsystem，提供vivado工程源码和技术支持

模块性能及其优越性4、详细设计方案设计原理框图OV5640摄像头及其配置MIPICSI-2RXSubsystemSensorDemosaicGammaLUTMIPID-PHY硬件方案5、vivado工程详解PL端FPGA

9527华安·2023-09-16 05:36

FPGA 纯VHDL解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持

详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存HDMI输出5、vivado工程详解PL端FPGA

9527华安·2023-09-16 05:36

Zynq7020 纯VHDL解码 MIPI 视频，4路图像缩放拼接输出，提供vivado工程源码和技术支持

摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存RGB转HDMI模块MIPID-PHY硬件方案5、vivado工程详解PL端FPGA

9527华安·2023-09-16 05:35

Zynq UltraScale+ XCZU3EG 纯VHDL解码 IMX214 MIPI 视频，2路视频拼接输出，提供vivado工程源码和技术支持

详细设计方案设计原理框图IMX214摄像头及其配置D-PHY模块CSI-2-RX模块Bayer转RGB模块伽马矫正模块VDMA图像缓存VideoScaler图像缓存DP输出5、vivado工程详解PL端FPGA

9527华安·2023-09-16 05:57

Going Deeper with Embedded FPGA Platform for Convolutional Neural Network. 深鉴科技文章调研

1.全连接层和SVD算法全连接层相当于卷积核大小与输入featuremap大小一致，卷积核个数与全连接层神经元个数一致的一个卷积层。全连接层的实现方法上没有难度，难点在于大量的权重数据存储。VGG16各层数据量如上图所示为VGG16中各层所包含featuremap的数据量以及权重数据量。可以清晰的看到，FC第一层的featuremap（即图中的memory）数据量仅为4096个数据，而该层的权重数

Qmshao·2023-09-16 02:48

1-FPGA硬件加速-YUV_YCbCr

这是对《基于Matlab与FPGA的图像处理教程》的学习笔记，代码和内容摘取自书中。

会点灯的大力水手·2023-09-16 00:11

设计资料原理图-383光纤加速计算-XCKU060的双路QSFP+光纤PCIe 卡高速信号处理卡

基于kintexUltraScaleXCKU060的双路QSFP+光纤PCIe卡一、板卡概述本板卡系北京太速科技自主研发，基于XilinxUltraScaleKintex系列FPGAXCKU060-FFVA1156

hexiaoyan827·2023-09-15 22:45

基于双XCKU060+双C6678 的双FMC接口40G光纤传输加速计算卡381

一、板卡概述板卡采用基于双FPGA+双DSP的信号采集综合处理硬件平台，板卡大小360mmx217mm。

a7257825·2023-09-15 22:44

2路 QSFP，40G 光纤的数据实时采集（5GByte/s 带宽）板卡设计原理图 -PCIE732

板卡采用Xilinx的高性能KintexUltraScale系列FPGA作为实时处理器，板载2组独立的72位DDR4SDRAM大容量缓存。板卡具有1个RJ45千兆以太网口以及若干IO信号。

北京青翼科技·2023-09-15 22:44

[PCIE703]FPGA实时处理器-XCKU060+ARM(华为海思视频处理器-HI3531DV200)高性能综合视频图像处理平台设计资料及原理图分享

板卡概述PCIE703是自主研制的一款基于PCIE总线架构的高性能综合视频图像处理平台，该平台采用Xilinx的高性能KintexUltraScale系列FPGA加上华为海思的高性能视频处理器来实现。

北京青翼科技·2023-09-15 22:44

高速信号处理板资料保存：383-基于kintex UltraScale XCKU060的双路QSFP+光纤PCIe 卡设计原理图

基于kintexUltraScaleXCKU060的双路QSFP+光纤PCIe卡一、板卡概述本板卡系我司自主研发，基于XilinxUltraScaleKintex系列FPGAXCKU060-FFVA1156

hexiaoyan827·2023-09-15 22:42

北邮22级信通院数电：Verilog-FPGA（1）实验一“跑通第一个例程” 过程中遇到的常见问题与解决方案汇总（持续更新中）

、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客目录问题一：Verilog代码没有跑通报错信息：错因分析：问题二：已连接FPGA

青山如墨雨如画·2023-09-15 21:43

2022FPGA创新设计竞赛选题分析与建议——写给大一大二学弟学妹

0写在最前老师新带了几个大一大二的同学准备参加FPGA创新设计竞赛，他们不具备太多的参赛经验，往往专业知识也没有学太多。有一颗想参赛的心，却又茫然不知所措。

泰克火神龙·2023-09-15 18:43

SadTalker 让图片说话

//www.d-id.com/输入图片加音频产生2d视频安装使用1、拉取github，下载对应安装库2、下载对应模型baidu网盘新建checkpoints，把下载sadtalker里模型拷贝进去；gfpgan

loong_XL·2023-09-15 18:12

Quartus Ⅱ中遇到的问题

Quartus中遇到的报错一、FailedtolaunchMegaWizardPlug-InManager报错：FailedtolaunchMegaWizardPlug-InManager.PLLIntelFPGAIPv18.1couldnotbefoundinthespecifiedlibrarypaths

STATEABC·2023-09-15 15:01

Xilinx FPGA 7系列 GTX/GTH Transceivers (2)--IBERT

IBERTGTXIBERT核心提供了基础广泛的物理介质附件（PMA）评估7系列FPGAGTX收发器的演示平台。

LEEE@FPGA·2023-09-15 14:21

Xilinx FPGA 7系列 GTX/GTH Transceivers (1)

初识XlilixGTX1概述Xilinx7系列FPGA全系所支持的GT，GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，GT的意思是GigabyteTransceiver，G比特收发器

LEEE@FPGA·2023-09-15 14:46

浅谈FPGA，SoC，ASIC

内容：主要介绍FPGA，SoC，ASIC的一些基本概念读完这篇文章，你将会学到FPGA，SoC，ASIC的含义，它们之间的异同点，以及它们分别都是做什么的，加深对它们的理解声明：文章主要参考知乎上两篇文章

北枫凉·2023-09-15 14:55

入行IC | 新人入行IC选择哪个岗位更好？

IC的岗位一般有设计、验证、后端、封装、测试、FPGA等等。但是具体到每个人身上，就要在开始的时候确定下你要找的职位，可以有两个或三个，但是要分出主次，主次不分会让你纠结整个找工作的过程。

IC修真院·2023-09-15 13:03

【集创赛】arm杯国奖作品推荐--技术文档！

本次转载已通过作者授权整理人：郭丹“基于ARMCortex-M3处理器与FPGA的实时人脸检测SOC”的概述请看《基于ARMCortex-M3处理器与FPGA的实时人脸检测SOC（查看公众号上篇内容）》

数字积木·2023-09-15 07:49

【集创赛】arm杯国奖作品推荐--作品介绍！

本次转载已通过作者授权整理人：郭丹项目描述我们采用ARMCortex-M3软核及FPGA构成了轻量级的实时人脸检测SOC，通过ov5640摄像头采集实时图像，经过检测系统的检测后，将已经框出人脸的实时图像通过

数字积木·2023-09-15 07:49

FPGA计数器边界问题解析

FPGA计数器边界问题解析一次作者在处理AMBE2000数据接收过程中，遇到一个问题，对该计数器边界总是模糊不清。现在予以说明，以警示以后工作时书写错误代码。

I am a FPGAer·2023-09-15 07:33

“混合”引擎为通用子模块提供动力，实现嵌入式I / O灵活性

但是，基于流行的夹层卡格式的具有成本效益的现场可编程门阵列（FPGA）技术的新实现正在“针对VME，PCI，CompactPCI和VME提供可承受的标准硬件和自由形式的I/O多功能性”的两全其美。

非著名程序员阿强·2023-09-15 07:01

基于FPGA的图像sobel锐化实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览将FPGA的仿真结果导入到matlab显示图像效果2.算法运行软件版本MATLAB2022a

简简单单做算法·2023-09-15 07:28

Xilinx FPGA未使用管脚上下拉状态配置（ISE和Vivado环境）

文章目录ISE开发环境Vivado开发环境方式1：XDC文件约束方式2：生成选项配置ISE开发环境ISE开发环境，可在如下Bit流文件生成选项中配置。右键点击GenerateProgrammingFile，选择ProcessProperties，在弹出的窗口选择ConfigurationOptions->UnusedPin，选择PullDown、PullUp或者Float。可以看到，除了未使用管脚

whik1194·2023-09-15 06:17

Gowin FPGA 系列产品编程配置手册

高云半导体FPGA配置流程图4.1上电时序电源上电的过程中，FPGA内部的上电复位(POR)电路开始工作。POR电路确保外部I/O管脚处于高阻状态并监控VCC/VCCX/VCCOn电源轨。

华为奋斗者精神·2023-09-15 05:50

【FPGA项目】第1个项目，来点个灯吧~

前言你会FPGA吗？我会点灯！一、概述作为一名点灯高手，今天就来实际操练一下。如何点亮？开发板上带有8个LED灯，我们只需要控制它对应的管脚电平输入即可。1：灭；0：亮。如何实现流水灯？

子墨祭·2023-09-15 05:09

【FPGA项目】进阶版沙盘演练——报文收发（报文处理、CDC、CRC）

前言书接上文【FPGA项目】沙盘演练——基础版报文收发_子墨祭的博客-CSDN博客，前面我们做了基础版的报文收发，相信对逻辑设计有了一定的认知，在此基础上，继续完善一个实际报文收发可能会遇到的一些处理：

子墨祭·2023-09-15 05:07

千兆以太网网络层 ARP 协议的原理与 FPGA 实现

模拟数据发送2.仿真模块3.仿真波形六、以太网ARP帧发包测试---RGMII1.顶层文件2.仿真代码七、上板测试（RGMII）前言本节对以太网电路接口和以太网帧协议做简单的介绍，并在了解了以太网帧协议后，在FPGA

C.V-Pupil·2023-09-15 00:29

千兆以太网硬件设计及链路层 MAC 协议格式

以太网系列文章：（1）千兆以太网硬件设计及链路层MAC协议格式（2）千兆以太网网络层ARP协议的原理与FPGA实现（3）CRC校验代码原理文章目录前言一、以太网MAC层接口介绍1.MII接口2.GMII

C.V-Pupil·2023-09-15 00:58

2024届数字IC设计秋招面经-鼎信

背景985硕士，计算机科班，实验室做cpu设计和fpga算法加速，我做处理器安全方向，有项目。投递8.25没有笔试，两轮面试，直接通知下周一面试，草草的准备了下。

搞IC的小冯·2023-09-14 23:45

HDMI 直通 ILA 调试实验

FPGA教程学习第十四章HDMI直通ILA调试实验文章目录FPGA教程学习前言实验原理程序设计实验过程实验尝试总结TODO前言HDMI输入直通到HDMI输出的显示，完成一个简单的HDMI输入输出检测。

weixin_45090728·2023-09-14 22:19

HDMI字符显示实验

FPGA教程学习第十五章HDMI字符显示实验文章目录FPGA教程学习前言实验原理程序设计像素点坐标模块字符叠加模块实验结果知识点总结前言在HDMI输出彩条的基础上输出osd叠加信息。

weixin_45090728·2023-09-14 22:15

ARM、MCU、DSP、FPGA、SOC你知道是什么吗？

ARMARM处理器是Acorn计算机有限公司面向低预算市场设计的第一款RISC微处理器。更早称作AcornRISCMachine。ARM处理器本身是32位设计，但也配备16位指令集，一般来讲比等价32位代码节省达35%，却能保留32位系统的所有优势。ARM历史发展：1978年12月5日，物理学家赫尔曼·豪泽（HermannHauser）和工程师ChrisCurry，在英国剑桥创办了CPU公司（Ca

果乐果香·2023-09-14 21:18

ARM、MCU、DSP、FPGA、SOC各是什么？区别是什么？(转)

ARMARM处理器是Acorn计算机有限公司面向低预算市场设计的第一款RISC微处理器。更早称作AcornRISCMachine。ARM处理器本身是32位设计，但也配备16位指令集，一般来讲比等价32位代码节省达35%，却能保留32位系统的所有优势。ARM历史发展：1978年12月5日，物理学家赫尔曼·豪泽（HermannHauser）和工程师ChrisCurry，在英国剑桥创办了CPU公司（Ca

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